KR100693145B1 - Printed circuit board making method - Google Patents

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KR100693145B1
KR100693145B1 KR1020050065023A KR20050065023A KR100693145B1 KR 100693145 B1 KR100693145 B1 KR 100693145B1 KR 1020050065023 A KR1020050065023 A KR 1020050065023A KR 20050065023 A KR20050065023 A KR 20050065023A KR 100693145 B1 KR100693145 B1 KR 100693145B1
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박세훈
이광태
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엘지전자 주식회사
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Abstract

본 발명은 인쇄회로기판의 제조방법에 관한 것이다. 본 발명은 제1금속층(23)이 표면에 구비된 제1절연층(21)에 제1금속층(23)을 포함하여 관통되는 관통홀(25)을 형성하는 단계와, 상기 제1금속층(23)을 선택적으로 제거하여 제1회로패턴(27')을 형성하는 단계와, 상기 관통홀(25)을 채우고 상기 제1회로패턴(27')보다 돌출되게 연결범프(31)를 형성하는 단계와, 상기 제1회로패턴(27')과 연결범프(31)를 포함하여 상기 제1절연층(21)상에 제2절연층(32)과 상기 연결범프(31)와 전기적으로 연결되게 제2금속층(33)을 위치시키는 단계와, 상기 제2금속층(33)을 선택적으로 제거하여 제2회로패턴(33')을 형성하는 단계를 포함하여 구성된다. 이와 같은 본 발명에 의하면, 인쇄회로기판의 성능이 개선되고, 제조공정이 단순화되며, 도금공정이 최소화되므로 회로패턴을 형성하는 금속층의 두께가 상대적으로 얇아져 미세회로패턴의 형성이 가능하며, 층사이의 회로패턴을 연결하는 관통홀이 전도성물질로 채워져 있어 관통홀 상에 패드나 회로패턴을 형성할 수 있어 인쇄회로기판이 고집적화 소형화되는 이점이 있다.The present invention relates to a method of manufacturing a printed circuit board. The present invention provides a method of forming a through hole 25 through a first metal layer 23 including a first metal layer 23 in a first insulating layer 21 having a first metal layer 23 on the surface thereof. ) To form a first circuit pattern (27 ') by selectively removing the step; and forming a connection bump (31) to fill the through hole 25 and to protrude more than the first circuit pattern (27'); And a second circuit including the first circuit pattern 27 ′ and the connection bump 31 to be electrically connected to the second insulating layer 32 and the connection bump 31 on the first insulating layer 21. Positioning the metal layer 33 and selectively removing the second metal layer 33 to form a second circuit pattern 33 ′. According to the present invention, since the performance of the printed circuit board is improved, the manufacturing process is simplified, and the plating process is minimized, the thickness of the metal layer forming the circuit pattern is relatively thin, so that the formation of the fine circuit pattern is possible. The through-holes connecting the circuit patterns may be filled with a conductive material, so that pads or circuit patterns may be formed on the through-holes, resulting in highly integrated and miniaturized printed circuit boards.

인쇄회로기판, 제조, 관통홀, 층간 연결Printed Circuit Board, Manufacturing, Through Hole, Interlayer Connection

Description

인쇄회로기판의 제조방법{Printed circuit board making method}Printed circuit board making method

도 1a에서 도 1i는 종래 기술에 의한 인쇄회로기판의 제조방법을 순차적으로 보인 제조공정도.1A to 1I are manufacturing process diagrams sequentially showing a method of manufacturing a printed circuit board according to the prior art.

도 2a에서 도 2i는 본 발명에 의한 인쇄회로기판의 제조방법의 바람직한 실시예를 순차적으로 보인 제조공정도.Figure 2a to Figure 2i is a manufacturing process diagram showing a preferred embodiment of a method of manufacturing a printed circuit board according to the present invention sequentially.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21: 제1절연층 23: 제1금속층21: first insulating layer 23: first metal layer

25: 관통홀 27: 제1도금층25: through hole 27: first plating layer

27': 제1회로패턴 29: 도금리지스트27 ': first circuit pattern 29: plating resist

29': 도금윈도우 31: 연결범프29 ': plating window 31: connecting bump

32: 제2절연층 33: 제2금속층32: second insulating layer 33: second metal layer

33': 제2회로패턴33 ': second circuit pattern

본 발명은 인쇄회로기판에 관한 것으로, 더욱 상세하게는 다층으로 형성된 인쇄회로기판의 각각의 층의 회로패턴의 연결을 관통홀을 통해 수행하는 인쇄회로기판의 제조방법에 관한 것이다.The present invention relates to a printed circuit board, and more particularly, to a method of manufacturing a printed circuit board to perform the connection of the circuit pattern of each layer of the printed circuit board formed in a multilayer through the through hole.

도 1a에서 도 1i에는 종래 기술에 의한 인쇄회로기판의 제조방법이 순차적으로 도시되어 있다.1A to 1I sequentially illustrate a method of manufacturing a printed circuit board according to the prior art.

먼저, 제1절연층(1)의 표면에 제1금속층(3)이 구비되는 모재에 관통홀(5)을 다수개 천공한다. 상기 관통홀(5)는 기계적인 드릴을 사용하여 천공한다. 관통홀(5)의 내면과 제1금속층(3)의 표면에 무전해도금과 전해도금을 수행하여 제1도금층(7)을 형성한다. 상기 제1도금층(7)중 상기 관통홀(5)의 내면에 형성된 부분에 의해 제1절연층(1)의 양 표면에 형성된 제1금속층(3)이 서로 전기적으로 연결된다. 상기 제1금속층(3)과 제1도금층(7)은 실질적으로 일체가 된다. 이와 같은 상태가 도 1b에 도시되어 있다.First, a plurality of through holes 5 are drilled in the base material having the first metal layer 3 on the surface of the first insulating layer 1. The through hole 5 is drilled using a mechanical drill. Electroless plating and electroplating are performed on the inner surface of the through hole 5 and the surface of the first metal layer 3 to form the first plating layer 7. The first metal layer 3 formed on both surfaces of the first insulating layer 1 is electrically connected to each other by a portion of the first plating layer 7 formed on the inner surface of the through hole 5. The first metal layer 3 and the first plating layer 7 are substantially integrated. This state is shown in FIG. 1B.

다음으로 상기 관통홀(5)에는 충진재(9)를 채워넣는다. 상기 충진재(9)가 채워짐에 의해 관통홀(5)에 의해 약화된 강도를 보강할 수 있다. 이와 같은 상태가 도 1c에 도시되어 있다. 그리고는, 상기 제1도금층(7)상에 다시 도금을 수행하여 상기 충진재(9)가 노출되지 않은 상태로 되도록 한다. 이와 같은 상태가 도 1d에 도시되어 있다.Next, the filler 9 is filled in the through hole 5. By filling the filler 9, the strength weakened by the through hole 5 may be reinforced. This state is shown in FIG. 1C. Then, plating is performed again on the first plating layer 7 so that the filler 9 is not exposed. This state is shown in FIG. 1D.

상기 제1도금층(7)(실제로는 제1도금층(7)과 제1금속층(3)을 포함하는 층)을 선택적으로 제거하여 제1회로패턴(7')을 형성한다. 상기 제1회로패턴(7')을 형성하는 과정은 현상,노광,에칭 등의 공정을 사용한다. 이와 같이 제1회로패턴(7')이 형성된 상태가 도 1e에 도시되어 있다.The first plating layer 7 (actually, a layer including the first plating layer 7 and the first metal layer 3) is selectively removed to form the first circuit pattern 7 ′. The process of forming the first circuit pattern 7 ′ uses a process such as development, exposure, and etching. Thus, the state in which the first circuit pattern 7 'is formed is shown in FIG. 1E.

다음으로, 상기 제1회로패턴(7')이 형성된 표면에 제2절연층(11)과 제2금속층(13)을 위치시킨다. 이와 같은 상태가 도 1f에 도시되어 있다. 상기 제2금속층(13)과 제2절연층(11)을 관통하여, 도 1g에 도시된 바와 같이, 상기 제1회로패턴(7')이 노출되도록 블라인드홀(15)을 형성한다. 상기 블라인드홀(15)은 레이저를 사용하여 형성하는 것이 바람직하다.Next, the second insulating layer 11 and the second metal layer 13 are positioned on the surface on which the first circuit pattern 7 ′ is formed. This state is shown in FIG. 1F. A blind hole 15 is formed through the second metal layer 13 and the second insulating layer 11 to expose the first circuit pattern 7 ′ as shown in FIG. 1G. The blind hole 15 is preferably formed using a laser.

상기 블라인드홀(15)의 내면과 상기 제2금속층(13)의 표면에 도금을 수행하여 제2도금층(17)을 형성한다. 상기 제2도금층(17)중 상기 블라인드홀(15)의 내면에 형성된 부분이, 도 1h에 도시된 바와 같이, 상기 제1회로패턴(7')과 제2도금층(17)을 전기적으로 연결한다. 상기 제2금속층(13)과 상기 제2도금층(17)은 실질적으로 일체로 된다.The inner surface of the blind hole 15 and the surface of the second metal layer 13 are plated to form a second plating layer 17. A portion of the second plating layer 17 formed on the inner surface of the blind hole 15 electrically connects the first circuit pattern 7 ′ and the second plating layer 17, as shown in FIG. 1H. . The second metal layer 13 and the second plating layer 17 are substantially integrated.

다음 순서는 상기 제2금속층(13)과 제2도금층(17)을 선택적으로 제거하여 제2회로패턴(17')을 형성하는 것이다. 이와 같이 제2회로패턴(17')이 형성된 상태가 도 1i에 도시되어 있다.The next step is to selectively remove the second metal layer 13 and the second plating layer 17 to form the second circuit pattern 17 '. Thus, the state in which the second circuit pattern 17 'is formed is shown in FIG. 1I.

그러나 상기한 바와 같은 종래 기술에 의한 인쇄회로기판에서는 다음과 같은 문제점이 있다.However, the above-described printed circuit board according to the related art has the following problems.

종래와 같이 드릴을 사용하여 형성된 관통홀(5)에 제1도금층(7)을 형성하여 제1절연층(1) 양측 표면의 제1회로패턴(7')을 연결하고 제2절연층(11)을 관통하여 블라인드홀(15)을 형성하여 제1회로패턴(7')과 제2회로패턴(17')을 전기적으로 연결하는 경우에, 상기 관통홀(5)을 충진재(9)로 채운 후 제1도금층(7)상에 다시 도금층을 형성하여 상기 충진재(9)가 노출되지 않도록 한 상태에서 상기 블라인드홀(15)을 형성하여야만 했다. 그렇지 않으면 상기 관통홀(5)과 블라인드홀(15)에 의해 인쇄회로기판의 강도가 크게 떨어지는 문제점이 있었다.As described above, the first plating layer 7 is formed in the through hole 5 formed by using a drill to connect the first circuit pattern 7 ′ on both surfaces of the first insulating layer 1, and the second insulating layer 11. When the blind hole 15 is formed to electrically connect the first circuit pattern 7 ′ and the second circuit pattern 17 ′, the through hole 5 is filled with the filler 9. Then, the blind hole 15 had to be formed in a state in which the plating layer was formed on the first plating layer 7 again so that the filler 9 was not exposed. Otherwise, the through hole 5 and the blind hole 15 have a problem that the strength of the printed circuit board is greatly reduced.

한편, 상기 회로패턴(7',17')이 보다 미세화되고 고집적이 가능하게 하기 위해서는 상기 블라인드홀(15)을 상기 관통홀(5)과 대응되는 위치에 형성할 수 있어야 한다. 이와 같이 블라인드홀(15)을 상기 관통홀(5)에 대응되는 위치에 형성하기 위해서는, 위에서 설명된 바와 같이 관통홀(5)에 충진재(9)를 채우고 충진재(9)가 드러나지 않도록 하는 도금층을 형성하여야만 가능하다. 따라서, 상대적으로 제조공정이 많아져 제조원가가 올라가는 문제점이 있다.Meanwhile, in order to make the circuit patterns 7 'and 17' finer and more integrated, the blind hole 15 should be formed at a position corresponding to the through hole 5. As described above, in order to form the blind hole 15 at a position corresponding to the through hole 5, the plating layer filling the through hole 5 with the filler 9 and preventing the filler 9 from being exposed is provided. It must be formed. Therefore, there is a problem in that the manufacturing cost increases due to the relatively large manufacturing process.

그리고, 제1회로패턴(7')으로 되는 도금층(7)은 2회에 걸쳐 도금이 이루어지므로 상대적으로 그 두께가 두꺼워진다. 따라서, 제1회로패턴(7')을 미세하게 형성할 수 없게 되어 고집적화된 회로패턴(7')을 형성할 수 없게 되는 문제점도 있다.Since the plating layer 7 serving as the first circuit pattern 7 ′ is plated twice, the thickness thereof is relatively thick. Therefore, there is a problem in that the first circuit pattern 7 ′ cannot be minutely formed and thus the integrated circuit pattern 7 ′ cannot be formed.

따라서, 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 상대적으로 공정수가 줄어든 인쇄회로기판의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to solve the problems of the prior art as described above, the present invention is to provide a method of manufacturing a printed circuit board with a relatively small number of processes.

본 발명의 다른 목적은 미세회로패턴을 구비한 고집적화된 인쇄회로기판을 제공하는 것이다.Another object of the present invention is to provide a highly integrated printed circuit board having a fine circuit pattern.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 제1금속층이 표면에 구비된 제1절연층에 제1금속층을 포함하여 관통되는 관통홀을 형성하는 단계와, 상기 제1금속층을 선택적으로 제거하여 제1회로패턴을 형성하는 단계와, 상기 관통홀을 채워 연결범프를 형성하는 단계와, 상기 제1회로패턴과 연결범프를 포함하여 상기 제1절연층상에 제2절연층과 상기 연결범프와 전기적으로 연결되게 제2금속층을 위치시키는 단계와, 상기 제2금속층을 선택적으로 제거하여 제2회로패턴을 형성하는 단계를 포함하여 구성된다.According to a feature of the present invention for achieving the above object, the present invention comprises the steps of forming a through-hole through the first metal layer including a first metal layer in the first insulating layer provided on the surface, Selectively removing the first metal layer to form a first circuit pattern; forming a connection bump by filling the through hole; and a second insulation on the first insulating layer including the first circuit pattern and the connection bump. Positioning a second metal layer in electrical connection with the layer and the connection bumps; and selectively removing the second metal layer to form a second circuit pattern.

상기 관통홀의 형성 후에는 상기 관통홀의 내면과 제1금속층의 표면에 도금층을 더 형성하여 제1절연층 양측 표면의 제1금속층을 전기적으로 연결한다.After the through hole is formed, a plating layer is further formed on the inner surface of the through hole and the surface of the first metal layer to electrically connect the first metal layers on both surfaces of the first insulating layer.

상기 도금층은 무전해 도금과 전해도금의 순서로 진행된다.The plating layer proceeds in the order of electroless plating and electroplating.

상기 연결범프는 도금에 의해 형성된다.The connecting bumps are formed by plating.

상기 연결범프의 형성을 위해 상기 제1회로패턴이 형성된 제1절연층의 표면에는 도금윈도우가 구비되는 도금리지스트가 위치된다.A plating resist is provided on the surface of the first insulating layer on which the first circuit pattern is formed to form the connection bumps.

상기 연결범프를 도금으로 형성한 후에는 연결범프 표면의 평탄화를 위해 연마를 수행한다.After the connection bumps are formed by plating, polishing is performed to planarize the connection bump surfaces.

상기 연결범프와 제2금속층은 소정의 열과 압력에 의해 서로 결합된다.The connection bumps and the second metal layer are coupled to each other by a predetermined heat and pressure.

상기 관통홀의 형성 후에는 상기 관통홀의 내면과 제1금속층의 표면에 무전해도금층을 더 형성하여 제1절연층 양측 표면의 제1금속층을 전기적으로 연결한다.After the through hole is formed, an electroless plating layer is further formed on the inner surface of the through hole and the surface of the first metal layer to electrically connect the first metal layers on both surfaces of the first insulating layer.

상기 연결범프의 형성을 위해 상기 제1회로패턴이 형성된 제1절연층의 표면에는 도금윈도우가 구비되는 도금리지스트가 위치된다.A plating resist is provided on the surface of the first insulating layer on which the first circuit pattern is formed to form the connection bumps.

상기 연결범프를 도금으로 형성한 후에는 연결범프 표면의 평탄화를 위해 연마를 수행하고, 상기 평탄화된 연결범프에는 상기 제2금속층이 소정의 열과 압력에 의해 결합된다.After forming the connection bumps by plating, polishing is performed to planarize the surface of the connection bumps, and the second metal layer is bonded to the flattened connection bumps by a predetermined heat and pressure.

상기 연결범프는 도전성 페이스트에 의해 형성된다.The connection bumps are formed by a conductive paste.

상기 연결범프의 형성을 위해 상기 제1회로패턴이 형성된 제1절연층의 표면에는 범프형성윈도우가 구비되는 범프형성리지스트가 위치된다.A bump forming register having a bump forming window is disposed on a surface of the first insulating layer on which the first circuit pattern is formed to form the connection bumps.

상기 연결범프에는 상기 제2금속층이 소정의 열과 압력에 의해 결합된다.The second metal layer is coupled to the connection bumps by a predetermined heat and pressure.

본 발명의 다른 특징에 따르면, 본 발명은 제1금속층이 표면에 구비된 제1절연층에 제1금속층을 포함하여 관통되는 관통홀을 형성하는 단계와, 상기 관통홀의 내면과 제1금속층의 표면에 도금층을 형성하여 제1절연층 양측 표면의 제1금속층을 전기적으로 연결하는 단계와, 상기 제1금속층을 선택적으로 제거하여 제1회로패턴을 형성하는 단계와, 상기 제1회로패턴이 형성된 제1절연층 상에 선택적으로 도금윈도우가 형성된 도금리지스트를 위치시키는 단계와, 상기 도금윈도우에 도금을 수행하여 상기 관통홀과 도금윈도우를 채우도록 연결범프를 형성하는 단계와, 상기 제1회로패턴과 연결범프를 포함하여 상기 제1절연층상에 제2절연층과 상기 연결범프와 전기적으로 연결되게 제2금속층을 위치시키는 단계와, 상기 제2금속층을 선택적으로 제거하여 제2회로패턴을 형성하는 단계를 포함하여 구성된다.According to another feature of the invention, the present invention comprises the steps of forming a through hole through the first metal layer including a first metal layer in the first insulating layer provided on the surface, the inner surface of the through hole and the surface of the first metal layer Forming a plating layer on the substrate to electrically connect the first metal layers on both surfaces of the first insulating layer, selectively removing the first metal layer to form a first circuit pattern, and forming the first circuit pattern. (1) placing a plating resist having a plating window selectively formed on the insulating layer, forming a connection bump to fill the through hole and the plating window by plating the plating window, and forming the first circuit pattern. Positioning a second metal layer on the first insulating layer, the second metal layer to be electrically connected to the connection bumps, and including the connection bumps, and selectively removing the second metal layer. And forming a second circuit pattern.

상기 제1금속층과 관통홀의 내면에 형성되는 도금층은 무전해 도금과 전해도금의 순서로 형성된다.The plating layer formed on the inner surface of the first metal layer and the through hole is formed in the order of electroless plating and electroplating.

상기 연결범프를 도금으로 형성한 후에는 연결범프 표면의 평탄화를 위해 연마를 수행하고, 상기 평탄화된 연결범프에는 상기 제2금속층이 소정의 열과 압력에 의해 결합된다.After forming the connection bumps by plating, polishing is performed to planarize the surface of the connection bumps, and the second metal layer is bonded to the flattened connection bumps by a predetermined heat and pressure.

본 발명의 또 다른 특징에 따르면, 본 발명은 제1금속층이 표면에 구비된 제1절연층에 제1금속층을 포함하여 관통되는 관통홀을 형성하는 단계와, 상기 제1금속층을 선택적으로 제거하여 제1회로패턴을 형성하는 단계와, 상기 제1금속층을 포함하는 제1절연층 상에 범프형성윈도우가 구비되는 범프형성리지스트를 위치시키는 단계와, 상기 관통홀과 범프형성윈도우에 도전성 페이스트를 채워 연결범프를 형성하는 단계와, 상기 제1회로패턴과 연결범프를 포함하여 상기 제1절연층상에 제2절연층과 상기 연결범프와 전기적으로 연결되게 제2금속층을 위치시키는 단계와, 상기 제2금속층을 선택적으로 제거하여 제2회로패턴을 형성하는 단계를 포함하여 구성된다.
상기 관통홀을 채워 형성되는 연결범프는 상기 제1회로패턴보다 더 돌출된다.According to another feature of the invention, the present invention comprises the steps of forming a through hole through the first metal layer including a first metal layer in the first insulating layer provided on the surface, and selectively removing the first metal layer Forming a first circuit pattern, placing a bump forming resist including a bump forming window on the first insulating layer including the first metal layer, and attaching a conductive paste to the through hole and the bump forming window. Filling and forming a connection bump, positioning a second metal layer on the first insulating layer to be electrically connected to the second insulating layer and the connection bump, including the first circuit pattern and the connection bump; And selectively removing the second metal layer to form a second circuit pattern.
The connection bump formed by filling the through hole protrudes more than the first circuit pattern.

이와 같은 구성을 가지는 본 발명에 의한 인쇄회로기판의 제조방법에 의하면, 층간의 회로패턴을 연결하는 관통홀 전체에 걸쳐 전도성물질이 채워지므로 저항이 낮아 인쇄회로기판의 성능이 개선되고, 관통홀 전체를 전도성물질로 채워서 각각의 층의 회로패턴을 전기적으로 연결하므로 외층 회로패턴을 형성함에 있어 별도의 도금작업이 없어도 되므로 제조공정이 단순화되며, 도금공정이 최소화되므로 회로패턴을 형성하는 금속층의 두께가 상대적으로 얇아져 미세회로패턴의 형성이 가능하며, 층사이의 회로패턴을 연결하는 관통홀이 전도성물질로 채워져 있어 관통홀 상에 패드나 회로패턴을 형성할 수 있어 인쇄회로기판이 고집적화 소형화되는 이점이 있다.According to the method of manufacturing a printed circuit board according to the present invention having such a configuration, since the conductive material is filled in the entire through-hole connecting the circuit patterns between layers, the resistance is low and the performance of the printed circuit board is improved, and the entire through-hole is Is filled with a conductive material to electrically connect the circuit patterns of each layer, so that there is no need for a separate plating operation in forming the outer layer circuit pattern, the manufacturing process is simplified, and the thickness of the metal layer forming the circuit pattern is minimized because the plating process is minimized. It is possible to form a fine circuit pattern because it is relatively thin, and the through hole connecting the circuit pattern between layers is filled with a conductive material, so that a pad or a circuit pattern can be formed on the through hole, so that the printed circuit board is highly integrated and miniaturized. have.

이하 본 발명에 의한 인쇄회로기판의 제조방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.Hereinafter, a preferred embodiment of a method of manufacturing a printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a에서 도 2i에는 본 발명에 의한 인쇄회로기판의 제조방법의 바람직한 실시예가 순차적으로 도시되어 있다. 이에 따르면, 제1절연층(21)의 양측 표면에는 제1금속층(23)이 구비된다. 상기 제1절연층(21)과 제1금속층(23)은 소정의 면적을 가지는 판상이다. 상기 제1절연층(21)의 표면에 제1금속층(23)이 형성된 것은 동박적층판을 사용할 수도 있다.2A to 2I sequentially show a preferred embodiment of a method of manufacturing a printed circuit board according to the present invention. Accordingly, the first metal layer 23 is provided on both surfaces of the first insulating layer 21. The first insulating layer 21 and the first metal layer 23 have a plate shape having a predetermined area. The first metal layer 23 is formed on the surface of the first insulating layer 21 may be a copper clad laminate.

상기 제1절연층(21)과 제1금속층(23)을 관통해서는 관통홀(25)이 천공된다. 상기 관통홀(25)은 기계적 드릴로 천공될 수 있다. 상기 관통홀(25)은 다층으로 형성된 인쇄회로기판에서 각각의 층에 있는 회로패턴사이를 전기적으로 연결하기 위한 것이다. 이와 같이 관통홀(25)이 천공되어 있는 제1절연층(21)과 제1금속층(23)은 도 2a에 잘 도시되어 있다.The through hole 25 is drilled through the first insulating layer 21 and the first metal layer 23. The through hole 25 may be drilled with a mechanical drill. The through hole 25 is for electrically connecting between circuit patterns in each layer in a multilayer printed circuit board. The first insulating layer 21 and the first metal layer 23 through which the through holes 25 are perforated are illustrated in FIG. 2A.

상기 관통홀(25)의 내면과 상기 제1금속층(23)상에 제1도금층(27)이 형성된다. 상기 제1도금층(27)중 상기 관통홀(25)의 내면에 형성된 부분은 제1절연층(21) 양면의 회로패턴(27')을 전기적으로 연결하는 역할을 한다. 상기 제1도금층(27)중 상기 제1금속층(23)상에 형성되는 것은 실질적으로 상기 제1금속층(23)과 일체로 된다. 본 실시예의 도면에서는 제1금속층(23)과 제1도금층(27)을 편의상 점선으로 분리하여 표시하고 있다. 이와 같이 제1도금층(27)이 형성된 상태가 도 2b에 도시되어 있다. 여기서 상기 제1도금층(27)은 무전해 도금이 먼저 수행되고, 나중에 전해도금이 수행되어 형성되는 것이다.The first plating layer 27 is formed on the inner surface of the through hole 25 and the first metal layer 23. A portion of the first plating layer 27 formed on the inner surface of the through hole 25 serves to electrically connect the circuit patterns 27 'on both sides of the first insulating layer 21. The first plating layer 27 formed on the first metal layer 23 is substantially integrated with the first metal layer 23. In the drawing of the present embodiment, the first metal layer 23 and the first plating layer 27 are shown separated by a dotted line for convenience. Thus, the state in which the first plating layer 27 is formed is shown in FIG. 2B. In this case, the first plating layer 27 is formed by performing electroless plating first and then electroplating.

참고로, 제1도금층(27)을 형성함에 있어, 전해도금까지 하지 않고 무전해 도금만을 수행하여 관통홀(25)의 내면과 제1금속층(23)의 표면에 상대적으로 두께를 얇게 형성할 수 있다.For reference, in forming the first plating layer 27, only electroless plating may be performed without electroplating to form a relatively thin thickness on the inner surface of the through hole 25 and the surface of the first metal layer 23. have.

상기 제1도금층(27)과 제1금속층(23)은 실질적으로 일체로서 선택적 제거에 의해 제1회로패턴(27')으로 된다. 상기 제1회로패턴(27')은 제1절연층(21)의 표면에 형성되는 것이다. 이와 같이 제1회로패턴(27')이 형성된 상태가 도 2c에 도시되어 있다.The first plating layer 27 and the first metal layer 23 are substantially integrally formed into the first circuit pattern 27 'by selective removal. The first circuit pattern 27 ′ is formed on the surface of the first insulating layer 21. Thus, the state in which the first circuit pattern 27 'is formed is shown in FIG. 2C.

상기 제1회로패턴(27')을 형성한 후에는 상기 제1회로패턴(27')을 포함하는 제1절연층(21)의 표면 전체에 도금리지스트(29)가 형성되게 한다. 상기 도금리지스트(29)는 감광성 물질(포토리지스트로 사용되는 것)이나 드라이필름등이 사용될 수 있다. 상기 도금리지스트(29)는 그 일부가 선택적으로 제거될 수 있다. 이와 같이 제거된 부분을 도금윈도우(29')라고 한다. 상기 도금윈도우(29')에 의해 노출되는 부분에 도금이 형성되는 것이다. 상기 도금리지스트(29)는 상기 도금윈도우(29')가 미리 형성된 것을 사용하거나, 제1절연층(21)에 덮혀진 후에 도금윈도우(29')가 형성될 수 있다. 이와 같이 도금리지스트(29)가 형성된 상태가 도 2d에 도시되어 있다.After the first circuit pattern 27 'is formed, the plating resist 29 is formed on the entire surface of the first insulating layer 21 including the first circuit pattern 27'. The plating resist 29 may be a photosensitive material (used as a photoresist) or a dry film. A portion of the plating resist 29 may be selectively removed. The portion thus removed is called a plating window 29 '. Plating is formed in the portion exposed by the plating window 29 '. As the plating resist 29, the plating window 29 ′ is formed in advance, or after the plating window 29 ′ is covered with the first insulating layer 21, the plating window 29 ′ may be formed. The state in which the plating resist 29 is thus formed is shown in FIG. 2D.

다음으로, 연결범프(31)를 도금에 의해 형성한다. 상기 연결범프(31)는 상기 도금윈도우(29')내에 형성된다. 이를 위해 상기 도금윈도우(29')는, 예를 들면, 상기 관통홀(25)과 대응되는 위치 등에 형성된다. 상기 연결범프(31)는 인쇄회로기판의 각각의 층에 형성된 회로패턴(27',33')을 전기적으로 연결하는 역할을 한다. 상기 연결범프(31)가 형성된 상태가 도 2e에 도시되어 있다. 상기 연결범프(31)는 아래에서 설명될 제2회로패턴(33')과의 전기적 연결을 위해 제1회로패턴(27')보다 돌출되게 형성되어야 한다.Next, the connecting bumps 31 are formed by plating. The connection bumps 31 are formed in the plating window 29 '. To this end, the plating window 29 ′ is formed, for example, at a position corresponding to the through hole 25. The connection bumps 31 serve to electrically connect circuit patterns 27 'and 33' formed on respective layers of the printed circuit board. The connection bumps 31 are formed in FIG. 2E. The connection bump 31 should be formed to protrude more than the first circuit pattern 27 'for electrical connection with the second circuit pattern 33', which will be described below.

참고로, 상기 연결범프(31)는 반드시 도금에 의해 만들어져야 하는 것은 아니다. 예를 들면, 도전성 페이스트를 상기 관통홀(25)과 예를 들면, 도금윈도우(29')에 채워넣어 전기적 연결을 수행할 수도 있다. 이 경우에는 도금리지스트(29) 대신에 범프형성리지스트(도시되지 않음)를 사용하면 된다. 상기 범프형성리지스트 역시 감광성물질이나 드라이필름 등을 사용할 수 있다. 그리고 도전성 페이스트로 연결범프(31)를 제작하는 경우에는 상기 관통홀(25)의 내면과 제1금속층(23)의 표면에 무전해 도금을 수행하지 않아도 된다.For reference, the connection bump 31 is not necessarily made by plating. For example, the conductive paste may be filled in the through hole 25 and, for example, the plating window 29 'to perform electrical connection. In this case, a bump forming resistor (not shown) may be used instead of the plating resist 29. The bump forming resist may also use a photosensitive material or a dry film. In the case of manufacturing the connection bumps 31 using the conductive paste, electroless plating may not be performed on the inner surface of the through hole 25 and the surface of the first metal layer 23.

상기 연결범프(31)를 도금에 의해 형성하는 경우, 상기 도금리지스트(29)보다 돌출되게 형성될 수 있다. 이와 같은 경우에, 상기 연결범프(31)의 단부를 연마한 후, 다음 공정을 진행하는 것이 바람직하다. 하지만, 상기 연결범프(31)의 형성을 위한 도금작업이 정밀하게 되어, 연결범프(31)가 도금리지스트(29)보다 돌출되지 않았다면, 연마작업을 수행하지 않아도 된다. 도 2f에는 연결범프(31)가 연마된 상태가 도시되어 있다.When the connection bump 31 is formed by plating, the connection bump 31 may be formed to protrude from the plating resist 29. In such a case, it is preferable to grind the end of the connecting bump 31 and then proceed to the next step. However, the plating operation for forming the connection bumps 31 is precise, so that the connection bumps 31 do not have to be polished if the connection bumps 31 do not protrude from the plating resist 29. In FIG. 2F, the connecting bumps 31 are polished.

상기 연결범프(31)가 완성되면, 상기 도금리지스트(29)를 제거한다. 상기 도금리지스트(29)를 제거한 상태가 도 2g에 도시되어 있다. 이와 같이 되면 제1회로패턴(27')과 연결범프(31) 등이 노출된 상태가 된다.When the connection bump 31 is completed, the plating resist 29 is removed. The state in which the plating resist 29 is removed is shown in FIG. 2G. In this case, the first circuit pattern 27 ′ and the connection bump 31 are exposed.

다음으로, 상기 제1회로패턴(27')과 연결범프(31)를 포함하는 제1절연층(21)의 표면 상에 제2절연층(32)과 제2금속층(33)을 형성한다. 상기 제2절연층(32)과 제2금속층(33)은 상기 제1절연층(21)상에 위치되어 가압에 의해 부착될 수도 있다. 이때, 상기 제2금속층(33)은 상기 연결범프(31)와 소정의 열과 압력에 의해 직접 부착된다. 이와 같은 상태가 도 2h에 도시되어 있다. 물론, 상기 제2절연층(32)과 제2금속층(33)을 차례로 제1절연층(21)상에 형성할 수도 있다.Next, a second insulating layer 32 and a second metal layer 33 are formed on the surface of the first insulating layer 21 including the first circuit pattern 27 ′ and the connection bump 31. The second insulating layer 32 and the second metal layer 33 may be positioned on the first insulating layer 21 and attached by pressure. In this case, the second metal layer 33 is directly attached to the connection bump 31 by a predetermined heat and pressure. This state is shown in FIG. 2H. Of course, the second insulating layer 32 and the second metal layer 33 may be sequentially formed on the first insulating layer 21.

상기 제2금속층(33)은 선택적으로 제거되어 제2회로패턴(33')을 형성한다. 상기 제2회로패턴(33')은 상기 연결범프(31)를 통해 다른 회로패턴(27',33')들과 전기적으로 연결된다. 이와 같은 상태가 도 2i에 도시되어 있다. 상기 제2회로패턴(33')을 형성한 후에는 그 표면에 솔더리지스트(도시되지 않음)를 선택적으로 도포하고, 다른 부품의 실장을 위한 패드 등을 형성하는 과정을 수행한다. 이와 같은 과정은 일반적인 것이므로 더 이상의 설명은 생략한다.The second metal layer 33 is selectively removed to form the second circuit pattern 33 ′. The second circuit pattern 33 ′ is electrically connected to other circuit patterns 27 ′ and 33 ′ through the connection bump 31. This state is shown in FIG. 2I. After the second circuit pattern 33 ′ is formed, a solder resist (not shown) is selectively coated on the surface of the second circuit pattern 33 ′, and a pad for mounting another component is formed. Since this process is general, further explanation is omitted.

이하 상기한 바와 같은 구성을 가지는 본 발명에 의한 인쇄회로기판의 제조방법의 작용을 설명한다.Hereinafter, the operation of the method of manufacturing a printed circuit board according to the present invention having the configuration as described above will be described.

본 발명의 인쇄회로패턴 제조방법에서는 제1회로패턴(27')과 제2회로패턴(33') 등 회로패턴(27',33')사이를 전기적으로 연결하기 위해 연결범프(31)를 형성하는데, 상기 연결범프(31)는 절연층(21,32)을 관통하는 관통홀(25)에 도금으로 형성되거나, 도전성 페이스트에 의해 형성된다. 이와 같이 연결범프(31)를 미리 형성하므로, 제2회로패턴(33')의 형성을 위한 제2금속층(33)에 도금층을 형성할 필요가 없게 된다. 따라서, 상기 제2금속층(33)은 상대적으로 얇은 두께가 되어 미세회로패턴의 형성에 유리하게 된다.In the method of manufacturing the printed circuit pattern of the present invention, the connection bumps 31 are formed to electrically connect the circuit patterns 27 'and 33' such as the first circuit pattern 27 'and the second circuit pattern 33'. The connection bumps 31 may be formed by plating in the through holes 25 passing through the insulating layers 21 and 32 or may be formed by conductive paste. Since the connection bumps 31 are formed in this way, it is not necessary to form the plating layer on the second metal layer 33 for forming the second circuit pattern 33 ′. Accordingly, the second metal layer 33 is relatively thin in thickness, which is advantageous in forming a fine circuit pattern.

그리고, 도전성 페이스트를 사용하여 연결범프(31)를 형성하는 경우에는 제1회로패턴(27')을 형성하기 위한 제1금속층(23)상에도 도금층이 형성되지 않아도 되므로, 제1회로패턴(27') 역시 상대적으로 미세하게 형성할 수 있게 된다.In addition, in the case of forming the connection bumps 31 using the conductive paste, since the plating layer does not need to be formed on the first metal layer 23 for forming the first circuit pattern 27 ', the first circuit pattern 27 is formed. ') Can also be formed relatively fine.

이는, 연결범프(31)를 도금에 의해 형성할 때, 관통홀(25)의 내면과 제1금속층(23)의 표면에 무전해 도금만을 수행하는 경우에도 그러하다. 즉, 무전해 도금만을 수행하므로 제1금속층(23)의 표면에 상대적으로 얇은 도금층이 형성되어 미세 회로패턴의 형성이 가능하게 된다.This is the case even when electroless plating is performed only on the inner surface of the through hole 25 and the surface of the first metal layer 23 when the connection bumps 31 are formed by plating. That is, since only the electroless plating is performed, a relatively thin plating layer is formed on the surface of the first metal layer 23 to form a fine circuit pattern.

한편, 본 발명에서는 관통홀(25)이 연결범프(31)에 의해 채워져 있어, 관통홀(25)에 대응되는 인쇄회로기판의 표면에 부품의 실장이나 외부와의 연결을 위한 패드나 회로패턴의 형성이 가능하게 된다.On the other hand, in the present invention, the through hole 25 is filled by the connection bumps 31, so that the surface of the printed circuit board corresponding to the through hole 25 is provided with a pad or a circuit pattern for mounting parts or connecting to the outside. Formation is possible.

본 발명의 권리는 위에서 설명된 실시예에 한정되지 않고 청구범위에 기재된 바에 의해 정의되며, 본 발명의 기술분야에서 통상의 지식을 가진 자가 청구범위에 기재된 권리범위 내에서 다양한 변형과 개작을 할 수 있다는 것은 자명하다.The rights of the present invention are not limited to the embodiments described above, but are defined by the claims, and various changes and modifications can be made by those skilled in the art within the scope of the claims. It is self-evident.

위에서 상세히 설명한 바와 같은 본 발명에 의한 인쇄회로기판의 제조방법에서는 다음과 같은 효과를 얻을 수 있다.In the method of manufacturing a printed circuit board according to the present invention as described in detail above, the following effects can be obtained.

먼저, 본 발명에서는 관통홀 전체에 연결범프를 형성하므로 관통홀을 별도로 메우기 위한 공정 및 충진재를 차폐하기 위한 도금층이 형성되지 않아도 된다. 따라서, 인쇄회로기판 제조공정의 공정수가 상대적으로 줄어들게 되는 효과가 있다.First, in the present invention, since the connection bumps are formed in the entire through hole, a process for filling the through holes separately and a plating layer for shielding the filler may not be formed. Therefore, the number of processes in the printed circuit board manufacturing process is relatively reduced.

그리고, 충진재를 차폐하기 위한 도금층을 형성하지 않아도 되고, 연결범프를 도전성 페이스트로 형성하거나 제1회로패턴의 형성전에 무전해 도금만을 수행하는 경우에 제1회로패턴의 형성을 위한 금속층의 두께가 얇아져 미세회로패턴의 형성이 가능하게 되어 인쇄회로기판의 크기를 최소화할 수 있다. In addition, it is not necessary to form a plating layer for shielding the filler, and the thickness of the metal layer for forming the first circuit pattern becomes thin when the connection bumps are formed of conductive paste or only electroless plating is performed before the formation of the first circuit pattern. It is possible to form a fine circuit pattern to minimize the size of the printed circuit board.

본 발명에서는 관통홀 전체에 연결범프가 형성되도록 한다. 따라서, 연결범프의 전기저항이 매우 낮아져 임피던스값이 줄어들면서 인쇄회로기판의 성능이 향상되는 효과가 있다.In the present invention, the connecting bumps are formed in the entire through hole. Therefore, the electrical resistance of the connection bumps is very low, the impedance value is reduced and the performance of the printed circuit board is improved.

그리고, 서로 다른 층에 있는 회로패턴을 연결하기 위한 연결범프를 제1회로패턴을 형성한 후에 한번에 형성하므로, 외층에 구비되는 제2회로패턴과 다른 회로패턴의 연결을 위한 공정이 매우 간소화된다. 즉, 블라인드홀을 형성하거나 도금공정을 수행하지 않아도 되므로 제2회로패턴의 형성을 위해 추가적인 도금층을 형성하지 않아 제2회로패턴도 미세하게 형성할 수 있게 되어 인쇄회로기판의 크기를 최소화할 수 있다.In addition, since the connection bumps for connecting circuit patterns in different layers are formed at a time after forming the first circuit pattern, the process for connecting the second circuit pattern and the other circuit patterns provided in the outer layer is greatly simplified. That is, since the blind hole or the plating process does not have to be performed, an additional plating layer is not formed to form the second circuit pattern, so that the second circuit pattern can be finely formed, thereby minimizing the size of the printed circuit board. .

또한, 본 발명에서는 다른 층의 회로패턴을 전기적으로 연결하기 위한 관통홀의 연결범프가 관통홀 전체를 채우도록 형성되므로 관통홀에 대응되는 인쇄회로기판의 표면에 패드나 회로패턴의 형성이 가능하게 되어 인쇄회로기판을 고집적화시켜 그 크기를 최소화할 수 있게 되는 효과도 있다.In addition, in the present invention, since the connection bumps of the through holes for electrically connecting the circuit patterns of the other layers are formed to fill the entire through holes, pads or circuit patterns can be formed on the surface of the printed circuit board corresponding to the through holes. It is also effective to minimize the size of the printed circuit board by high integration.

Claims (19)

제1금속층이 표면에 구비된 제1절연층에 제1금속층을 포함하여 관통되는 관통홀을 형성하는 단계와,Forming a through hole including the first metal layer in the first insulating layer having the first metal layer on the surface thereof; 상기 제1금속층을 선택적으로 제거하여 제1회로패턴을 형성하는 단계와,Selectively removing the first metal layer to form a first circuit pattern; 상기 관통홀을 채워 연결범프를 형성하는 단계와,Filling the through-holes to form a connection bump; 상기 제1회로패턴과 연결범프를 포함하여 상기 제1절연층상에 제2절연층과 상기 연결범프와 전기적으로 연결되게 제2금속층을 위치시키는 단계와,Positioning a second metal layer on the first insulating layer to electrically connect with the second insulating layer and the connection bump, including the first circuit pattern and the connection bumps; 상기 제2금속층을 선택적으로 제거하여 제2회로패턴을 형성하는 단계를 포함하여 구성됨을 특징으로 하는 인쇄회로기판의 제조방법.And selectively removing the second metal layer to form a second circuit pattern. 제 1 항에 있어서, 상기 관통홀의 형성 후에는 상기 관통홀의 내면과 제1금속층의 표면에 도금층을 더 형성하여 제1절연층 양측 표면의 제1금속층을 전기적으로 연결함을 특징으로 하는 인쇄회로기판의 제조방법.The printed circuit board of claim 1, wherein after the through hole is formed, a plating layer is further formed on an inner surface of the through hole and a surface of the first metal layer to electrically connect the first metal layers on both surfaces of the first insulating layer. Manufacturing method. 제 2 항에 있어서, 상기 도금층은 무전해 도금과 전해도금의 순서로 진행됨을 특징으로 하는 인쇄회로기판의 제조방법.3. The method of claim 2, wherein the plating layer is performed in the order of electroless plating and electroplating. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 연결범프는 도금에 의해 형성됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 1, wherein the connection bumps are formed by plating. 제 4 항에 있어서, 상기 연결범프의 형성을 위해 상기 제1회로패턴이 형성된 제1절연층의 표면에는 도금윈도우가 구비되는 도금리지스트가 위치됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 4, wherein a plating resist is provided on the surface of the first insulating layer on which the first circuit pattern is formed to form the connection bumps. 제 5 항에 있어서, 상기 연결범프를 도금으로 형성한 후에는 연결범프 표면의 평탄화를 위해 연마를 수행함을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 5, wherein after forming the connection bumps by plating, polishing is performed to planarize the surface of the connection bumps. 제 6 항에 있어서, 상기 연결범프와 제2금속층은 소정의 열과 압력에 의해 서로 결합됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 6, wherein the connection bump and the second metal layer are coupled to each other by a predetermined heat and pressure. 제 1 항에 있어서, 상기 관통홀의 형성 후에는 상기 관통홀의 내면과 제1금속층의 표면에 무전해도금층을 더 형성하여 제1절연층 양측 표면의 제1금속층을 전기적으로 연결함을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 1, wherein after forming the through hole, an electroless plating layer is further formed on an inner surface of the through hole and a surface of the first metal layer to electrically connect the first metal layers on both surfaces of the first insulating layer. Method of manufacturing a circuit board. 제 1 항 또는 제 8 항에 있어서, 상기 연결범프는 도금에 의해 형성됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 1, wherein the connection bumps are formed by plating. 제 9 항에 있어서, 상기 연결범프의 형성을 위해 상기 제1회로패턴이 형성된 제1절연층의 표면에는 도금윈도우가 구비되는 도금리지스트가 위치됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 9, wherein a plating resist is provided on the surface of the first insulating layer on which the first circuit pattern is formed to form the connection bumps. 제 10 항에 있어서, 상기 연결범프를 도금으로 형성한 후에는 연결범프 표면의 평탄화를 위해 연마를 수행하고, 상기 평탄화된 연결범프에는 상기 제2금속층이 소정의 열과 압력에 의해 결합됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 10, wherein after forming the connection bumps by plating, polishing is performed to planarize the surface of the connection bumps, and the second metal layer is bonded to the flattened connection bumps by a predetermined heat and pressure. Method of manufacturing a printed circuit board. 제 1 항에 있어서, 상기 연결범프는 도전성 페이스트에 의해 형성됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 1, wherein the connection bumps are formed of a conductive paste. 제 12 항에 있어서, 상기 연결범프의 형성을 위해 상기 제1회로패턴이 형성된 제1절연층의 표면에는 범프형성윈도우가 구비되는 범프형성리지스트가 위치됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 12, wherein a bump forming resist having a bump forming window is disposed on a surface of the first insulating layer on which the first circuit pattern is formed to form the connection bumps. 제 13 항에 있어서, 상기 연결범프에는 상기 제2금속층이 소정의 열과 압력에 의해 결합됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 13, wherein the connection bump is coupled to the second metal layer by a predetermined heat and pressure. 제1금속층이 표면에 구비된 제1절연층에 제1금속층을 포함하여 관통되는 관통홀을 형성하는 단계와,Forming a through hole including the first metal layer in the first insulating layer having the first metal layer on the surface thereof; 상기 관통홀의 내면과 제1금속층의 표면에 도금층을 형성하여 제1절연층 양측 표면의 제1금속층을 전기적으로 연결하는 단계와,Forming a plating layer on the inner surface of the through hole and the surface of the first metal layer to electrically connect the first metal layers on both sides of the first insulating layer; 상기 제1금속층을 선택적으로 제거하여 제1회로패턴을 형성하는 단계와,Selectively removing the first metal layer to form a first circuit pattern; 상기 제1회로패턴이 형성된 제1절연층 상에 선택적으로 도금윈도우가 형성된 도금리지스트를 위치시키는 단계와,Placing a plating resist in which a plating window is selectively formed on the first insulating layer on which the first circuit pattern is formed; 상기 도금윈도우에 도금을 수행하여 상기 관통홀과 도금윈도우를 채우도록 연결범프를 형성하는 단계와,Forming a connection bump to fill the through hole and the plating window by performing plating on the plating window; 상기 제1회로패턴과 연결범프를 포함하여 상기 제1절연층상에 제2절연층과 상기 연결범프와 전기적으로 연결되게 제2금속층을 위치시키는 단계와,Positioning a second metal layer on the first insulating layer to electrically connect with the second insulating layer and the connection bump, including the first circuit pattern and the connection bumps; 상기 제2금속층을 선택적으로 제거하여 제2회로패턴을 형성하는 단계를 포함하여 구성됨을 특징으로 하는 인쇄회로기판의 제조방법.And selectively removing the second metal layer to form a second circuit pattern. 제 15 항에 있어서, 상기 제1금속층과 관통홀의 내면에 형성되는 도금층은 무전해 도금과 전해도금의 순서로 형성됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 15, wherein the plating layer formed on the inner surface of the first metal layer and the through hole is formed in the order of electroless plating and electroplating. 제 16 항에 있어서, 상기 연결범프를 도금으로 형성한 후에는 연결범프 표면의 평탄화를 위해 연마를 수행하고, 상기 평탄화된 연결범프에는 상기 제2금속층이 소정의 열과 압력에 의해 결합됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 16, wherein after forming the connection bumps by plating, polishing is performed to planarize the surface of the connection bumps, and the second metal layer is bonded to the flattened connection bumps by a predetermined heat and pressure. Method of manufacturing a printed circuit board. 제1금속층이 표면에 구비된 제1절연층에 제1금속층을 포함하여 관통되는 관통홀을 형성하는 단계와,Forming a through hole including the first metal layer in the first insulating layer having the first metal layer on the surface thereof; 상기 제1금속층을 선택적으로 제거하여 제1회로패턴을 형성하는 단계와,Selectively removing the first metal layer to form a first circuit pattern; 상기 제1금속층을 포함하는 제1절연층 상에 범프형성윈도우가 구비되는 범프형성리지스트를 위치시키는 단계와,Placing a bump forming resist on the first insulating layer including the first metal layer, the bump forming resist having a bump forming window; 상기 관통홀과 범프형성윈도우에 도전성 페이스트를 채워 연결범프를 형성하는 단계와,Forming a connection bump by filling a conductive paste in the through hole and the bump forming window; 상기 제1회로패턴과 연결범프를 포함하여 상기 제1절연층상에 제2절연층과 상기 연결범프와 전기적으로 연결되게 제2금속층을 위치시키는 단계와,Positioning a second metal layer on the first insulating layer to electrically connect with the second insulating layer and the connection bump, including the first circuit pattern and the connection bumps; 상기 제2금속층을 선택적으로 제거하여 제2회로패턴을 형성하는 단계를 포함하여 구성됨을 특징으로 하는 인쇄회로기판의 제조방법.And selectively removing the second metal layer to form a second circuit pattern. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 관통홀을 채워 형성되는 연결범프는 상기 제1회로패턴보다 더 돌출됨을 특징으로 하는 인쇄회로기판의 제조방법.The method of claim 1, wherein the connection bump formed by filling the through hole protrudes more than the first circuit pattern.
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* Cited by examiner, † Cited by third party
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KR101397303B1 (en) * 2012-12-31 2014-05-23 삼성전기주식회사 Printed circuit board and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537157A (en) * 1991-07-31 1993-02-12 Sony Corp Manufacture of multilayer printed circuit board
JPH06164148A (en) * 1992-04-22 1994-06-10 Cmk Corp Multilayer printed wiring board
KR19990013967A (en) * 1997-07-16 1999-02-25 모리시타 요이찌 Wiring board and manufacturing method thereof
JPH1174640A (en) 1997-08-28 1999-03-16 Matsushita Electric Ind Co Ltd Manufacture of printed wiring board
KR20050027758A (en) * 2003-09-16 2005-03-21 삼성전기주식회사 Method of manufacturing multi-layer printed circuit board in parallel

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537157A (en) * 1991-07-31 1993-02-12 Sony Corp Manufacture of multilayer printed circuit board
JPH06164148A (en) * 1992-04-22 1994-06-10 Cmk Corp Multilayer printed wiring board
KR19990013967A (en) * 1997-07-16 1999-02-25 모리시타 요이찌 Wiring board and manufacturing method thereof
JPH1174640A (en) 1997-08-28 1999-03-16 Matsushita Electric Ind Co Ltd Manufacture of printed wiring board
KR20050027758A (en) * 2003-09-16 2005-03-21 삼성전기주식회사 Method of manufacturing multi-layer printed circuit board in parallel

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