KR100692822B1 - 플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법 - Google Patents

플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법 Download PDF

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Abstract

본 발명은 비용 및 소비전력을 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인전압원과 기저전압원 사이에 접속된 제 1 커패시터 및 제 2 커패시터; 상기 서스테인전압원 및 제 1 커패시터의 공통단자아 플라즈마 디스플레이 패널의 스캔전극 사이에 접속되어 상기 스캔전극에 서스테인전압이 공급되도록 제어하는 서스테인전압 공급 제어부; 상기 기저전압원과 상기 스캔전극 사이에 접속되어 상기 스캔전극에 기저전압이 공급되도록 제어하는 기저전압 공급 제어부; 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 스캔전극 사이에 접속되어 상기 제 2 커패시터에 저장된 에너지가 상기 스캔전극에 공급되도록 제어하는 에너지 공급 제어부; 및 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 스캔전극 사이에 상기 에너지 공급 제어부와 병렬로 접속되어 상기 스캔전극에 저장된 에너지가 상기 제 2 커패시터에 회수되도록 제어하는 에너지 회수 제어부를 포함한다.

Description

플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법{APPARATUS AND METHOD OF ENERGY RECOVERY CIRCUIT FOR PLASMA DISPLAY PANEL}
도 1은 종래의 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 2는 도 1에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 3은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍을 나타내는 타이밍도이다.
도 5 내지 도 10은 도 4에 도시된 스위치들의 온/오프 타이밍에 따라 형성되는 전류패스를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
2, 12, 52, 62 : 에너지 회수장치 4, 14 : 에너지 회수/공급부
6, 16 : 서스테인펄스 공급부
8, 18, 54, 64 : 서스테인전압 공급 제어부
10, 20, 56, 66 : 기저전압 공급 제어부
58, 68 : 에너지 공급 제어부 60, 70 : 에너지 회수 제어부
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 비용 및 소비전력을 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다. 이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. 현재 대부분의 PDP는 상부기판에 스캔전극 및 서스테인전극이 형성되고, 하부기판에 어드레스전극이 형성된 3전극 교류 면방전형 PDP가 주로 사용된다.
이러한, 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 이때, 서브필드는 다시 초기화기간, 어드레스기간 및 서스테인기간으로 분할되어 구동된다.
여기서, 초기화기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스 방전을 발생하는 기간이며, 서스테인기간은 어드레스 방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다.
이와 같이 구동되는 3전극 교류 면방전형 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, PDP에서는 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다.
도 1은 종래의 PDP의 에너지 회수장치를 나타내는 회로도이다.
도 1을 참조하면, 'Weber(USP-5081400)'에 의해 제안된 플라즈마 디스플레이 패널의 에너지 회수장치(2, 12)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 접속된다. 여기서, 패널 커패시터(Cp)는 PDP의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 에너지 회수장치에서 제 1 에너지 회수장치(2)는 스캔전극(Y)에 서스테인펄스를 공급하고, 제 2 에너지 회수장치(12)는 제 1 에너지 회수장치(2)와 교번되게 동작하면서 서스테인전극(Z)에 서스테인펄스를 공급한다.
종래 PDP의 에너지 회수장치(2, 12)의 구성을 제 1 에너지 회수장치(2)를 참조하여 설명하면 다음과 같다. 제 1 에너지 회수장치(2)는 에너지 회수/공급부(4) 및 서스테인펄스 공급부(6)를 포함한다.
에너지 회수/공급부(4)는 서스테인기간 동안 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)에 공급한다. 이러한, 에너지 회수/공급부(4)는 회수된 에너지를 저장하기 위한 소스 커패시터(Cs), 소스 커패시터(Cs)와 서스테인전압 공급 제어부(8) 및 기저전압 공급 제어부(10)의 공통 단자인 제 2 노드(N2) 사이에 접속된 제 1 인덕터(L1), 소스 커패시터(Cs)에 저장된 에너지를 패널 커패시터(Cp)에 공급하기 위한 전류패스를 형성하기 위해 소스 커패시터(Cs)와 제 1 인덕터(L1) 사이에 직렬로 접속된 제 1 스위치(SW1) 및 제 1 다이오드(D1), 패널 커패시터(Cp)로부터 방전에 기여하지 않은 무효전력의 에너지를 회수하기 위한 전류패스를 형성하기 위해 제 1 다이오드(D1)와 제 1 인덕터(L1)의 공통단자인 제 1 노드(N1)와 소스 커패시터(Cs) 사이에 직렬로 접속된 제 2 다이오드(D2) 및 제 2 스위치(SW2)를 포함한다.
소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 그 내부에 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인전압(Vs)의 절반값인 1/2 서스테인전압(Vs/2)이 충전된다. 제 1 인덕터(L1)는 일정한 인덕턴스 값을 갖고, 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 이를 위해, 제 1 스위치(SW1) 내지 제 4 스위치(SW4)는 전류의 흐름을 제어한다. 이때, 제 1 스위치(SW1) 내지 제 4 스위치(SW4)에는 전류의 흐름을 제어하기 위한 내부 다이오드가 형성된다. 한편, 제 1 다이오드(D1)는 소스 커패시터(Cs)에 충전된 전압이 패널 커패시터(Cp)에 공급될 때 패널 커패시터(Cp)로부터의 역전류를 방지하고, 제 2 다이오드(D2)는 패널 커패시 터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수될 때 소스 커패시터(Cs)로부터의 역전류를 방지한다.
서스테인펄스 공급부(6)는 서스테인전압레벨(Vs) 및 기저전압레벨(GND)을 갖는 서스테인펄스(SUSP)를 서스테인기간(SP) 동안 동안 패널 커패시터(Cp)의 스캔전극들(Y)에 공급한다. 이러한, 서스테인펄스 공급부(6)는 서스테인전압 공급 제어부(8) 및 기저전압 공급 제어부(10)를 포함한다.
서스테인전압 공급 제어부(8)는 리셋기간 중 셋업기간과 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압(Vs)이 공급되도록 제어한다. 이러한, 서스테인전압 공급 제어부(8)는 서스테인전압원(Vs)과 제 2 노드(N2) 사이에 접속된 제 3 스위치(SW3)를 포함한다.
기저전압 공급 제어부(10)는 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급되도록 제어한다. 이러한, 기저전압 공급 제어부(10)는 기저전압원(GND)과 제 2 노드(N2) 사이에 접속된 제 4 스위치(SW4)를 포함한다.
도 2는 도 1에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 2를 참조하면, t1 기간 이전에 패널 커패시터(Cp)에는 0V의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 1/2 서스테인전압(Vs/2)이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
t1 기간에는 제 1 스위치(SW1)가 턴-온(Turn-on) 되어 소스 커패시터(Cs), 제 1 스위치(SW1), 제 1 다이오드(D1), 제 1 인덕터(L1) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)간에 직렬 공진이 발생된다. 이때, 패널 커패시터(Cp)에 공급되는 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류(IL1)는 수학식 1과 같다.
Figure 112005034761336-pat00001
여기서,
Figure 112005034761336-pat00002
,
Figure 112005034761336-pat00003
이다. t1 기간에 형성되는 전류패스 상에 기생저항이 '0'이라고 가정하면 패널 커패시터(Cp)의 전압은 기저전압(0V)에서 서스테인전압(Vs)까지 상승하게 된다.
t2 기간에는 제 1 스위치(SW1)는 턴-오프 되고, 제 3 스위치(SW3)가 턴-온 된다. 이에 따라, 서스테인전압원(Vs)으로부터의 서스테인전압(Vs)이 패널 커패시터(Cp)의 스캔전극(Y)에 공급된다. 이때, 패널 커패시터(Cp)는 t2 기간동안 서스테인전압(Vs)을 유지한다. 한편, 패널 커패시터(Cp)의 전압은 t1기간에 서스테인전압(Vs)까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
t3 기간에는 제 3 스위치(SW3)는 턴-오프 되고, 제 2 스위치(SW2)가 턴-온 된다. 이에 따라, 패널 커패시터(Cp), 제 1 인덕터(L1), 제 2 다이오드(D2) 및 소스 커패시터(Cs)로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp) 간에 직렬 공진현상이 발생된다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류(IL1)는 수학식 2와 같다.
Figure 112005034761336-pat00004
즉, t3 기간에는 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다.
t3 기간 이후에는 제 2 스위치(SW3)는 턴-오프 되고, 제 4 스위치(SW4)가 턴-온 된다. 이에 따라, 패널 커패시터(Cp)의 스캔전극(Y)에는 기저전압(GND)이 공급된다. 이때, 패널 커패시터(Cp)는 서스테인전극(Z)에 서스테인펄스가 공급되는 동안 기저전압(GND)을 유지한다.
한편, 제 2 에너지 회수장치(12)는 제 1 에너지 회수장치(2)와 교번적으로 동작하면서 패널 커패시터(Cp)의 서스테인전극(Z)에 서스테인펄스를 공급한다. 따라서, 패널 커패시터(Cp)에는 서로 반대 극성을 가지는 서스테인펄스가 공급된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인펄스가 공급됨으로써 방전셀들에서 서스테인 방전이 일어난다.
그러나, 이와 같은 종래의 플라즈마 디스플레이 패널의 에너지 회수장치에서 스위치 소자들은 서스테인전압(Vs) 만큼의 내압 조건을 가져야 되기 때문에 큰 기생 성분을 가져야 되므로 비용이 증가하는 문제점이 있다. 또한, 기생 성분이 크기 때문에 전력 소비가 클 뿐만 아니라 무효전력의 회수율(통상
Figure 112005034761336-pat00005
로 정의 됨)이 충분치 않은 문제점이 있다.
따라서, 본 발명의 목적은 비용을 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치를 제공하는데 있다.
또한, 본 발명의 목적은 기생저항을 줄여 소비전력을 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인전압원과 기저전압원 사이에 접속된 제 1 커패시터 및 제 2 커패시터; 상기 서스테인전압원 및 제 1 커패시터의 공통단자와 플라즈마 디스플레이 패널의 스캔전극 사이에 접속되어 상기 스캔전극에 서스테인전압이 공급되도록 제어하는 서스테인전압 공급 제어부; 상기 기저전압원과 상기 스캔전극 사이에 접속되어 상기 스캔전극에 기저전압이 공급되도록 제어하는 기저전압 공급 제어부; 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 스캔전극 사이에 접속되어 상기 제 2 커패시터에 저장된 에너지가 상기 스캔전극에 공급되도록 제어하는 에너지 공급 제어부; 및 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 스캔전극 사이에 상기 에너지 공급 제어부와 병렬로 접속되어 상기 스캔전극에 저장된 에너지가 상기 제 2 커패시터에 회수되도록 제어하는 에너지 회수 제어부를 포함한다.
상기 서스테인전압 공급 제어부는 상기 서스테인전압원과 상기 스캔전극 사이에 직렬로 접속된 제 1 스위치 및 제 2 스위치를 포함한다.
상기 기저전압 공급 제어부는 상기 기저전압원과 상기 스캔전극 사이에 직렬로 접속된 제 3 스위치 및 제 4 스위치를 포함한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 제 1 스위치 및 제 2 스위치의 공통단자와 상기 제 3 스위치 및 제 4 스위치의 공통단자 사이에 접속된 제 3 커패시터; 상기 에너지 공급 제어부 및 에너지 회수 제어부의 공통단자와 상기 스캔전극 사이에 접속된 제 1 인덕터; 상기 에너지 공급 제어부와 상기 서스테인전압원 사이에 접속된 제 1 다이오드; 및 상기 에너지 회수 제어부와 상기 기저전압원 사이에 접속된 제 2 다이오드를 더 포함한다.
상기 에너지 공급 제어부는 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 제 1 다이오드 사이에 접속된 제 3 다이오드; 및 상기 제 1 다이오드 및 제 3 다이오드의 공통단자와 상기 인덕터 사이에 접속된 제 5 스위치를 포함한다.
상기 에너지 회수 제어부는 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 제 2 다이오드 사이에 접속된 제 4 다이오드; 및 상기 제 2 다이오드 및 제 4 다이오드의 공통단자와 상기 인덕터 사이에 접속된 제 6 스위치를 포함한다.
본 발명에 따른 플라즈마 디스플레이 패널이 에너지 회수방법은 플라즈마 디스플레이 패널의 에너지를 회수하는 방법에 있어서, 상기 플라즈마 디스플레이 패널의 스캔전극에 0V에서 1/2 서스테인전압으로 상승하는 전압을 공급하는 단계; 상 기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 1 유지단계; 상기 스캔전극에 1/2 서스테인전압에서 서스테인전압으로 상승하는 전압을 공급하는 단계; 상기 스캔전극의 전압을 서스테인전압에서 1/2 서스테인전압까지 하강시키는 단계; 상기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 2 유지단계; 및 상기 스캔전극의 전압을 1/2 서스테인전압에서 0V까지 하강시키는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 10을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 3은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 도면이다.
도 3을 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치(52, 62)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 접속된다. 여기서, 패널 커패시터(Cp)는 PDP의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 에너지 회수장치에서 제 1 에너지 회수장치(52)는 스캔전극(Y)에 서스테인펄스를 공급하고, 제 2 에너지 회수장치(62)는 제 1 에너지 회수장치(52)와 교번되게 동작하면서 서스테인전극(Z)에 서스테인펄스를 공급한다. 이와 같은 본 발명에 따른 플라즈마 디스플레이 패널(Plasma Display Panel; 이하 "PDP"라 함)의 에너지 회수장치에서 제 1 에너지 회수장치(52)와 제 2 에너지 회수장치(62)는 접속된 위치만 다를 뿐 그 구성요소는 동일하 므로 본 발명의 PDP의 에너지 회수장치의 구성을 제 1 에너지 회수장치(52)를 참조하여 설명하기로 한다.
제 1 에너지 회수장치(52)는 서스테인전압원(Vs)과 기저전압원(GND) 사이에 접속된 제 1 커패시터(C1) 및 제 2 커패시터(C2), 서스테인전압원(Vs) 및 제 1 커패시터(C1)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압(Vs)이 공급되도록 제어하는 서스테인전압 공급 제어부(54), 기저전압원(GND)와 패널 캐패시터(Cp)의 스캔전극(Y) 사이에 접속되어 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급되도록 제어하는 기저전압 공급 제어부(56), 제 1 커패시터(Cp) 및 제 2 커패시터(Cp)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 병렬로 접속된 에너지 공급 제어부(58) 및 에너지 회수 제어부(60)를 포함한다. 또한, 본 발명의 실시 예에 따른 PDP의 에너지 회수장치는 에너지 공급 제어부(58) 및 에너지 회수 제어부(60)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속된 제 1 인덕터(L1), 서스테인전압 공급 제어부(54)와 기저전압 공급 제어부(56) 사이에 접속된 제 3 커패시터(C3), 에너지 공급 제어부(58)와 서스테인전압원(Vs) 사이에 접속된 제 4 다이오드(D4) 및 기저전압원(GND)과 에너지 회수 제어부(60) 사이에 접속된 제 1 다이오드(D1)를 더 포함한다.
제 1 커패시터(C1)는 서스테인전압원(Vs)과 제 2 커패시터(C2) 사이에 접속되어 서스테인전압(Vs)을 분할하는 역할을 한다. 이러한, 제 1 커패시터(C1)는 서스테인전압원(Vs)으로부터 공급되는 서스테인전압(Vs) 중 1/2 서스테인전압(Vs)을 충전한다.
제 2 커패시터(C2)는 제 1 커패시터(C1)와 기저전압원(GND) 사이에 접속되어 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 재공급한다. 이러한, 제 2 커패시터(C2)에는 서스테인전압(Vs)의 절반값인 1/2 서스테인전압(Vs/2)이 충전된다.
서스테인전압 공급 제어부(54)는 서스테인전압원(Vs), 제 1 커패시터(C1) 및 제 4 다이오드(D4)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 서스테인전압원(Vs)으로부터 공급되는 서스테인전압(Vs)이 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이러한, 서스테인전압 공급 제어부(54)는 서스테인전압원(Vs)과 패널 커패시터(Cp) 사이에 직렬로 접속된 제 1 스위치(SW1) 및 제 3 스위치(SW3)를 포함한다.
제 1 스위치(SW1)는 서스테인전압원(Vs)과 제 3 스위치(SW3) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 1 스위칭 제어신호에 따라 서스테인전압원(Vs)과 제 3 스위치(SW3) 및 제 3 커패시터(C3)의 일측을 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)는 1/2 서스테인전압(Vs/2) 및 서스테인전압(Vs)을 유지한다. 이에 대한 상세한 설명은 후술하기로 한다.
제 3 스위치(SW3)는 제 1 스위치(SW1)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 3 스위칭 제어신호에 따라 제 1 스위치(SW1)의 일측에 공급된 서스테인전압(Vs)을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다.
기저전압 공급 제어부(56)는 기저전압원(GND), 제 2 커패시터(C2) 및 제 1 다이오드(D1)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급되도록 제어한다. 이러한, 기저전압 공급 제어부(56)는 기저전압원(GND)과 패널 커패시터(Cp)의 스캔전극(Y) 사이에 직렬로 접속된 제 2 스위치(SW2) 및 제 4 스위치(SW4)를 포함한다.
제 2 스위치(SW2)는 기저전압원(GND)과 제 4 스위치(SW4) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 2 스위칭 제어신호에 따라 기저전압원(GND)을 제 3 커패시터(C3)의 타측과 제 4 스위치(SW4)의 일측에 기저전압원(GND)을 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급된다. 이에 대한 상세한 설명은 후술하기로 한다.
제 4 스위치(SW4)는 제 2 스위치(SW2)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 4 스위칭 제어신호에 따라 제 2 스위치(SW2)의 일측 및 제 3 커패시터(C3)의 타측의 공통단자를 패널 커패시터(Cp)의 스캔전극(Y)에 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)는 1/2 서스테인전압(Vs/2) 및 기저전압(GND)을 유지한다. 이에 대한 상세한 설명은 후술하기로 한다.
에너지 공급 제어부(58)는 제 1 커패시터(C1) 및 제 2 커패시터(C2)의 공통단자와 제 4 다이오드(D4), 제 1 인덕터(L1) 및 에너지 회수 제어부(60) 사이에 접속되어 제 2 커패시터(C2)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이러한, 에너지 공급 제어부(58)는 제 1 커패시터(C1) 및 제 2 커패시터(C2)의 공통단자와 제 4 다이오드(D4) 사이에 접속된 제 3 다이오드(D3) 및 제 4 다이오드(D4)와 제 1 인덕터(L1) 사이에 접속된 제 5 스위치(SW5)를 포함한다.
제 3 다이오드(D3)는 제 1 커패시터(C1), 제 2 커패시터(C2) 및 에너지 회수 제어부(60)의 공통단자와 제 4 다이오드(D4) 사이에 접속되어 제 2 커패시터(C2)로부터의 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급될 때 패널 커패시터(Cp)의 스캔전극(Y)으로부터의 역전류를 방지한다. 또한, 제 3 다이오드(D3)는 패널 커패시터(Cp)가 1/2 서스테인전압(Vs/2)을 유지할 때 패널 커패시터(Cp)의 스캔전극(Y)으로부터의 역전류를 방지한다.
제 5 스위치(SW5)는 제 3 다이오드(D3) 및 제 4 다이오드(D4)의 공통단자와 제 1 인덕터(L1) 및 에너지 회수 제어부(60)의 공통단자 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 5 스위칭 제어신호에 따라 제 2 커패시터(C2)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다.
에너지 회수 제어부(60)는 제 1 커패시터(C1) 및 제 2 커패시터(C2)의 공통단자와 제 1 다이오드(D1), 제 1 인덕터(L1) 및 에너지 공급 제어부(58)의 공통단자 사이에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 2 커패시터(C2)에 공급되도록 제어한다. 이러한, 에너지 회수 제어부(60)는 제 1 커패시터(C1) 및 제 2 커패시터(C2)의 공통단자와 제 1 다이오드(D1) 사이에 접속된 제 2 다이오드(D2) 및 제 1 다이오드(D1)와 제 1 인덕터(L1) 사이에 접 속된 제 6 스위치(SW6)를 포함한다.
제 2 다이오드(D2)는 제 1 커패시터(C1), 제 2 커패시터(C2) 및 에너지 공급 제어부(58)의 공통단자와 제 1 다이오드(D1) 사이에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 에너지가 제 2 커패시터(C2)로 회수될 때 제 2 커패시터(C2)로부터의 역전류를 방지한다. 또한, 제 2 다이오드(D2)는 패널 커패시터(Cp)가 1/2 서스테인전압(Vs/2)을 유지할 때 제 2 커패시터(C2)로부터의 역전류를 방지한다.
제 6 스위치(SW6)는 제 1 다이오드(D1) 및 제 2 다이오드(D2)의 공통단자와 제 1 인덕터(L1) 및 에너지 공급 제어부(58)의 공통단자 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 6 스위칭 제어신호에 따라 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 2 커패시터(C2)로 회수되도록 제어한다.
제 1 인덕터(L1)는 에너지 공급 제어부(58) 및 에너지 회수 제어부(60)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 제 5 스위치(SW5) 및 제 6 스위치(SW6)의 스위칭에 따라 패널 커패시터(Cp)와 공진루프를 형성한다. 이러한, 제 1 인덕터(L1)는 제 5 스위치(SW5)가 턴-온 될 때 패널 커패시터(Cp)와의 LC 공진에 의해 제 2 커패시터(C2)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 공급함과 아울러 제 6 스위치(SW6)가 턴-온 될 때 패널 커패시터(Cp)와의 LC 공진에 의해 패널 커패시터(Cp)에 저장된 에너지를 제 2 커패시터(C2)로 회수한다.
제 3 커패시터(C3)는 제 1 스위치(SW1)와 제 2 스위치(SW2) 사이에 접속되고, 1/2 서스테인전압(Vs/2)을 충전한다.
제 4 다이오드(D4)는 제 1 커패시터(C1), 서스테인전압원(Vs) 및 제 1 스위치(SW1)의 공통단자와 제 3 다이오드(D3) 및 제 5 스위치(SW5)의 공통단자 사이에 접속되어 서스테인전압원(Vs)으로부터의 역전류를 방지한다. 이로 인해, 제 2 커패시터(C2)로부터 패널 커패시터(Cp)의 스캔전극(Y)에 공급되는 에너지의 손실이 방지된다.
제 1 다이오드(D1)는 제 2 커패시터(C2), 기저전압원(GND) 및 제 2 스위치(SW2)의 공통단자와 제 2 다이오드(D2) 및 제 6 스위치(SW6)의 공통단자 사이에 접속되어 패널 커패시터(Cp)의 스캔전극(Y)에서 제 2 커패시터(C2)로 회수되는 에너지의 손실을 방지한다.
여기서, 제 1 다이오드(D1) 및 제 4 다이오드(D4)는 제거 될 수 있다.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍을 나타내는 도면이고, 도 5 내지 도 10은 도 4에 도시된 스위치들의 온/오프 타이밍에 따라 형성된 전류패스를 나타내는 도면이다. 여기서, 제 1 커패시터(C1), 제 2 커패시터(C2) 및 제 3 커패시터(C3)에는 1/2 서스테인전압(Vs/2)이 충전되어 있다고 가정하여 설명하기로 한다.
도 4 내지 도 10을 참조하면, t1 시점 이전에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이(HIGH) 상태의 제 2 스위칭 제어신호 및 제 4 스위칭 제어신호에 따라 제 2 스위치(SW2) 및 제 4 스위치(SW4)가 턴-온 된다. 이에 따라, 도 5에 도시된 바와 같이 기저전압원(GND), 제 2 스위치(SW2) 및 제 4 스위치(SW4)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 기저전압(GND)을 유지한다.
t1 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우(LOW) 상태의 제 2 스위칭 제어신호 및 제 4 스위칭 제어신호와 하이 상태의 제 5 스위칭 제어신호에 따라 제 2 스위치(SW2) 및 제 4 스위치(SW4)는 턴-오프 되고, 제 5 스위치(SW5)가 턴-온 된다. 이에 따라, 도 6에 도시된 바와 같이 제 2 커패시터(C2), 제 3 다이오드(D3), 제 5 스위치(SW5) 및 제 1 인덕터(L1)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류는 수학식 3과 같다.
Figure 112005034761336-pat00006
여기서,
Figure 112005034761336-pat00007
,
Figure 112005034761336-pat00008
이다.
이에 따라, t1 시점에서 패널 커패시터(Cp)의 전압(Vp)은 기저전압(0V)에서 1/2 서스테인전압(Vs/2)까지 상승하고, 제 1 인덕터(L1)에 흐르는 전류(IL1)는
Figure 112005034761336-pat00009
까지 상승한다.
t2 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 1 스위칭 제어신호, 제 4 스위칭 제어신호 및 제 5 스위칭 제어신호에 따라 제 5 스위치(SW5)는 이전의 온 상태를 유지하고, 제 1 스위치(SW1) 및 제 4 스위치(SW4)가 턴-온 된다. 이에 따라, 도 7에 도시된 바와 같이 제 2 커패시터(C2), 제 3 다이오드(D3), 제 5 스위치(SW5) 및 제 1 인덕터(L1)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 1 스위치(SW1), 제 3 커패시터(C3) 및 제 4 스위치(SW4)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs/2)으로 유지되고, 제 1 인덕터(L1)의 양단간 전압은 0이므로 제 1 인덕터(L1)의 전류(IL1)는
Figure 112005034761336-pat00010
의 값을 유지하게 된다.
t3 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 1 스위칭 제어신호 및 제 4 스위칭 제어신호와 하이 상태의 제 5 스위칭 제어신호에 따라 제 5 스위치(SW5)는 이전의 온 상태를 유지하고, 제 1 스위치(SW1) 및 제 4 스위치(SW4)가 턴-오프 된다. 이에 따라, 도 6에 도시된 바와 같이 제 2 커패시터(C2), 제 3 다이오드(D3), 제 5 스위치(SW5) 및 제 1 인덕터(L1)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류는 수학식 4와 같다.
Figure 112005034761336-pat00011
이에 따라, t3 시점에서 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs/2)에서 서스테인전압(Vs)까지 상승하고, 제 1 인덕터(L1)에 흐르는 전류(IL1)는
Figure 112005034761336-pat00012
에서 0까지 하강한다.
t4 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 5 스위칭 제어신호와 하이 상태의 제 1 스위칭 제어신호 및 제 3 스위칭 제어신호에 따라 제 5 스위치(SW5)는 턴-오프 되고, 제 1 스위치(SW1) 및 제 3 스위치(SW3)가 턴-온 된다. 이에 따라, 도 8에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(SW1) 및 제 3 스위치(SW3)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 전압(Vp)은 서스테인전압(Vs)을 유지하게 된다.
t5 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 1 스위칭 제어신호 및 제 3 스위칭 제어신호와 하이 상태의 제 6 스위칭 제어신호에 따라 제 1 스위치(SW1) 및 제 3 스위치(SW3)는 턴-오프 되고, 제 6 스위치(SW6)가 턴-온 된다. 이에 따라, 도 9에 도시된 바와 같이 패널 커패시터(Cp), 제 1 인덕터(L1), 제 6 스위치(SW6) 및 제 2 다이오드(D2)를 경유하여 제 2 커패시터(C2)로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직 렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류(IL1)는 수학식 5와 같다.
Figure 112005034761336-pat00013
이에 따라, t5 시점에서 패널 커패시터(Cp)의 전압(Vp)은 서스테인전압(Vs)에서 1/2 서스테인전압(Vs/2)으로 하강하고, 제 1 인덕터(L1)에 흐르는 전류(IL1)는 0에서
Figure 112005034761336-pat00014
까지 하강한다.
t6 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 1 스위칭 제어신호, 제 4 스위칭 제어신호 및 제 6 스위칭 제어신호에 따라 제 6 스위치(SW6)는 이전의 온 상태를 유지하고, 제 1 스위치(SW1) 및 제 4 스위치(SW4)가 턴-온 된다. 이에 따라, 도 10에 도시된 바와 같이 패널 커패시터(Cp), 제 1 인덕터(L1), 제 6 스위치(SW6) 및 제 2 다이오드(D2)를 경유하여 제 2 커패시터(C2)로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 1 스위치(SW1), 제 3 커패시터(C3) 및 제 4 스위치(SW4)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs/2)으로 유지되고, 제 1 인덕터(L1)의 양단간 전압은 0이므로 제 1 인덕터(L1)의 전류(IL1)는
Figure 112005034761336-pat00015
의 값을 유지하게 된다.
t7 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 1 스위칭 제어신호 및 제 4 스위칭 제어신호와 하이 상태의 제 6 스위칭 제어신호에 따라 제 6 스위치(SW6)는 이전의 온 상태를 유지하고, 제 1 스위치(SW1) 및 제 4 스위치(SW4)가 턴-오프 된다. 이에 따라, 도 9에 도시된 바와 같이 패널 커패시터(Cp), 제 1 인덕터(L1), 제 6 스위치(SW6) 및 제 2 다이오드(D2)를 경유하여 제 2 커패시터(C2)로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류(IL1)는 수학식 6과 같다.
Figure 112005034761336-pat00016
이에 따라, t7 시점에서 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs/2)에서 기저전압(0V)으로 하강하고, 제 1 인덕터(L1)에 흐르는 전류(IL1)는
Figure 112005034761336-pat00017
에서 0으로 상승한다.
t8 시점이후에는 t1 시점 이전부터 t7 시점까지 반복적으로 동작을 하면서 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인펄스를 공급한다.
상술한 바와 같이, 본 발명은 상기의 회로 구성으로 인해 스위치 소자들의 내압 조건을 낮출 뿐만 아니라 기생저항이 작은 스위치 소자들을 사용함으로써 비용을 줄일 수 있다. 또한, 스위치 소자들의 기생저항이 작아지게 되어 소비전력을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (7)

  1. 서스테인전압원과 기저전압원 사이에 접속된 제 1 커패시터 및 제 2 커패시터;
    상기 서스테인전압원 및 제 1 커패시터의 공통단자와 플라즈마 디스플레이 패널의 스캔전극 사이에 접속되어 상기 스캔전극에 서스테인전압이 공급되도록 제어하는 서스테인전압 공급 제어부;
    상기 기저전압원과 상기 스캔전극 사이에 접속되어 상기 스캔전극에 기저전압이 공급되도록 제어하는 기저전압 공급 제어부;
    상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 스캔전극 사이에 접속되어 상기 제 2 커패시터에 저장된 에너지가 상기 스캔전극에 공급되도록 제어하는 에너지 공급 제어부;
    상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 스캔전극 사이에 상기 에너지 공급 제어부와 병렬로 접속되어 상기 스캔전극에 저장된 에너지가 상기 제 2 커패시터에 회수되도록 제어하는 에너지 회수 제어부; 및
    상기 서스테인전압원과 상기 스캔전극 사이에 전류패스가 형성되도록 상기 서스테인전압원과 상기 스캔전극 사이에 접속된 제 3 커패시터;
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  2. 제 1 항에 있어서,
    상기 서스테인전압 공급 제어부는
    상기 서스테인전압원과 상기 스캔전극 사이에 직렬로 접속된 제 1 스위치 및 제 2 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  3. 제 2 항에 있어서,
    상기 기저전압 공급 제어부는
    상기 기저전압원과 상기 스캔전극 사이에 직렬로 접속된 제 3 스위치 및 제 4 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  4. 제 3 항에 있어서,
    상기 제 1 스위치 및 제 3 스위치의 공통단자와 상기 제 2 스위치 및 제 4 스위치의 공통단자 사이에 접속된 제 3 커패시터;
    상기 에너지 공급 제어부 및 에너지 회수 제어부의 공통단자와 상기 스캔전극 사이에 접속된 제 1 인덕터;
    상기 에너지 공급 제어부와 상기 서스테인전압원 사이에 접속된 제 1 다이오드; 및
    상기 에너지 회수 제어부와 상기 기저전압원 사이에 접속된 제 2 다이오드를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  5. 제 4 항에 있어서,
    상기 에너지 공급 제어부는
    상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 제 1 다이오드 사이에 접속된 제 3 다이오드; 및
    상기 제 1 다이오드 및 제 3 다이오드의 공통단자와 상기 인덕터 사이에 접속된 제 5 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  6. 제 5 항에 있어서,
    상기 에너지 회수 제어부는
    상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 제 2 다이오드 사이에 접속된 제 4 다이오드; 및
    상기 제 2 다이오드 및 제 4 다이오드의 공통단자와 상기 인덕터 사이에 접속된 제 6 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  7. 플라즈마 디스플레이 패널의 에너지를 회수하는 방법에 있어서,
    상기 플라즈마 디스플레이 패널의 스캔전극에 0V에서 1/2 서스테인전압으로 상승하는 전압을 공급하는 단계;
    상기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 1 유지단계;
    상기 스캔전극에 1/2 서스테인전압에서 서스테인전압으로 상승하는 전압을 공급하는 단계;
    상기 스캔전극의 전압을 서스테인전압에서 1/2 서스테인전압까지 하강시키는 단계;
    상기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 2 유지단계; 및
    상기 스캔전극의 전압을 1/2 서스테인전압에서 0V까지 하강시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
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