KR100634684B1 - 플라즈마 디스플레이 패널의 에너지 회수장치 - Google Patents

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문성학
김태형
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Abstract

본 발명은 소모 전력을 줄임과 아울러 비용을 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인전압원과 기저전압원 사이에 직렬로 접속된 제 1 커패시터 및 제 2 커패시터; 상기 서스테인전압원과 플라즈마 디스플레이 패널의 스캔전극 사이에 접속되어 상기 서스테인전압원으로부터의 서스테인전압이 상기 스캔전극에 공급되도록 제어하는 서스테인전압 공급 제어부; 상기 기저전압원과 상기 스캔전극 사이에 접속되어 상기 기저전압원으로부터의 기저전압이 상기 스캔전극에 공급되도록 제어하는 기저전압 공급 제어부; 상기 서스테인전압 공급 제어부와 상기 기저전압 공급 제어부 사이에 직렬로 접속된 제 3 커패시터 및 제 4 커패시터; 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 제 3 커패시터 및 제 4 커패시터의 공통단자 사이에 병렬로 접속된 제 1 에너지 공급 제어부 및 제 1 에너지 회수 제어부; 및 상기 제 3 커패시터 및 제 4 커패시터의 공통단자와 상기 스캔전극 사이에 병렬로 접속된 제 2 에너지 공급 제어부 및 제 2 에너지 회수 제어부를 포함한다.

Description

플라즈마 디스플레이 패널의 에너지 회수장치{ENERGY RECOVERY APPARATUS OF PLASMA DISPLAY PANEL}
도 1은 종래의 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 2는 도 1에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 3은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍을 나타내는 타이밍도이다.
도 5 내지 도 13은 도 4에 도시된 스위치들의 온/오프 타이밍에 따라 형성되는 전류패스를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
2, 52 : 에너지 회수장치 4 : 에너지 회수/공급부
6 : 서스테인펄스 공급부 8, 54 : 서스테인전압 공급 제어부
10, 56 : 기저전압 공급 제어부 58, 60 : 에너지 공급 제어부
62, 64 : 에너지 회수 제어부
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 소모 전력을 줄임과 아울러 비용을 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다. 이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. 현재 대부분의 PDP는 상부기판에 스캔전극 및 서스테인전극이 형성되고, 하부기판에 어드레스전극이 형성된 3전극 교류 면방전형 PDP가 주로 사용된다.
이러한, 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드 기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 이때, 서브필드는 다시 초기화기간, 어드레스기간 및 서스테인기간으로 분할되어 구동된다.
여기서, 초기화기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스 방전을 발생하는 기간이며, 서스테인기간은 어드레스 방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다.
이와 같이 구동되는 3전극 교류 면방전형 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, PDP에서는 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다.
도 1은 종래의 PDP의 에너지 회수장치를 나타내는 회로도이다.
도 1을 참조하면, 'Weber(USP-5081400)'에 의해 제안된 플라즈마 디스플레이 패널의 에너지 회수장치는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서는 PDP의 스캔전극(Y)에 설치된 에너지 회수장치만 도시하였고, 패널 커패시터(Cp)는 PDP의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다.
종래 PDP의 에너지 회수장치(2)는 에너지 회수/공급부(4) 및 서스테인펄스 공급부(6)를 포함한다.
에너지 회수/공급부(4)는 서스테인기간 동안 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)에 공급한다. 이러한, 에너지 회수/공급부(4)는 회수된 에너지를 저장하기 위한 소스 커패시터(Cs), 소스 커패시터(Cs)와 서스테인전압 공급 제어부 (8) 및 기저전압 공급 제어부(10)의 공통 단자인 제 2 노드(N2) 사이에 접속된 인덕터(L), 소스 커패시터(Cs)에 저장된 에너지를 패널 커패시터(Cp)에 공급하기 위한 전류패스를 형성하기 위해 소스 커패시터(Cs)와 인덕터(L) 사이에 직렬로 접속된 제 1 스위치(SW1) 및 제 1 다이오드(D1), 패널 커패시터(Cp)로부터 방전에 기여하지 않은 무효전력의 에너지를 회수하기 위한 전류패스를 형성하기 위해 제 1 다이오드(D1)와 인덕터(L)의 공통단자인 제 1 노드(N1)와 소스 커패시터(Cs) 사이에 직렬로 접속된 제 2 다이오드(D2) 및 제 2 스위치(SW2), 서스테인전압원(Vs)과 기저전압원(GND) 사이에 직렬로 접속된 제 3 다이오드(D3) 및 제 4 다이오드(D4)를 포함한다.
소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 그 내부에 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인전압(Vs)의 절반값인 1/2 서스테인전압(Vs/2)이 충전된다. 인덕터(L)는 일정한 인덕턴스 값을 갖고, 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 이를 위해, 제 1 스위치(SW1) 내지 제 4 스위치(SW4)는 전류의 흐름을 제어한다. 이때, 제 1 스위치(SW1) 내지 제 4 스위치(SW4)에는 전류의 흐름을 제어하기 위한 내부 다이오드가 형성된다. 한편, 제 1 다이오드(D1)는 소스 커패시터(Cs)에 충전된 전압이 패널 커패시터(Cp)에 공급될 때 패널 커패시터(Cp)로부터의 역전류를 방지하고, 제 2 다이오드(D2)는 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수될 때 소스 커패시터(Cs)로부터의 역전류를 방지한다. 또한, 제 3 다이오드(D3)는 서스테인전압원(Vs)으로부터 제 1 노드 (N1)로의 역전류를 방지하고, 제 4 다이오드(D4)는 제 1 노드(N1)로부터 기저전압원(GND)으로의 역전류를 방지한다.
서스테인펄스 공급부(6)는 서스테인전압레벨(Vs) 및 기저전압레벨(GND)을 갖는 서스테인펄스(SUSP)를 서스테인기간(SP) 동안 동안 패널 커패시터(Cp)의 스캔전극들(Y)에 공급한다. 이러한, 서스테인펄스 공급부(6)는 서스테인전압 공급 제어부(8) 및 기저전압 공급 제어부(10)를 포함한다.
서스테인전압 공급 제어부(8)는 리셋기간 중 셋업기간과 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압(Vs)이 공급되도록 제어한다. 이러한, 서스테인전압 공급 제어부(8)는 서스테인전압원(Vs)과 제 2 노드(N2) 사이에 접속된 제 3 스위치(SW3)를 포함한다.
기저전압 공급 제어부(10)는 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급되도록 제어한다. 이러한, 기저전압 공급 제어부(10)는 기저전압원(GND)과 제 2 노드(N2) 사이에 접속된 제 4 스위치(SW4)를 포함한다.
도 2는 도 1에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 2를 참조하면, t1 시점 이전에 패널 커패시터(Cp)에는 0V의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 1/2 서스테인전압(Vs/2)이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
t1 기간에는 제 1 스위치(SW1)가 턴-온(Turn-on) 되어 소스 커패시터(Cs), 제 1 스위치(SW1), 제 1 다이오드(D1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지 는 전류 패스가 형성되고, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp) 및 전류(ICp)는 수학식 1과 같다.
Figure 112005035940190-pat00001
Figure 112005035940190-pat00002
여기서,
Figure 112005035940190-pat00003
,
Figure 112005035940190-pat00004
,
Figure 112005035940190-pat00005
이고,
Figure 112005035940190-pat00006
는 전류패스에 형성된 기생저항의 총 합을 나타낸 것이다.
이에 따라, t1 기간에 패널 커패시터(Cp)의 전압(Vp)은 기저전압(0V)에서 서스테인전압(Vs)까지 상승하고, 인덕터(L)에 흐르는 전류(IL)는
Figure 112005035940190-pat00007
까지 상승한 후 0까지 하강한다.
t2 기간에는 제 1 스위치(SW1)와 제 3 스위치(SW3)가 턴-온 되어 소스 커패시터(Cs), 제 1 스위치(SW1), 제 1 다이오드(D1), 인덕터(L) 및 제 2 노드(N2)로 이어지는 제 1 전류 패스와 서스테인전압원(Vs), 제 3 스위치(SW3) 및 패널 커패시터(Cp)로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 서스테인전압(Vs)을 유지하고, PDP 내부에는 가스방전 전류(Igas)가 흐르게 된다. 이러한, t2 시점에서는 인덕터(L)와 전류패스 상의 기생 커패시터에 의한 기생공진이 발생되어 인덕터(L)에는 소정의 첨두치(Ir)를 갖는 역전류가 흐르게 된다. 이때, 인덕터(L)에 흐르는 역전류는 제 3 스위치(SW3), 인덕터(L) 및 제 4 다이오드(D4) 방향으로 흐르고, 그 크기는 수학식 2와 같다.
Figure 112005035940190-pat00008
여기서,
Figure 112005035940190-pat00009
는 제 4 다이오드(D4)의 턴-온 전압으로 일반적으로 0.7V 정도의 값을 갖는다.
이러한, 역전류는 0으로 되기 전까지 계속적으로 인덕터(L)에 흐르게 된다. 이를 환류전류라 하는데 이러한 환류전류에 의해 제 3 스위치(SW3)와 제 4 다이오드(D4)의 전류 스트레스(Stress)는 증가하게 된다.
t3 기간에는 제 1 스위치(SW1)가 턴-오프 되어 서스테인전압원(Vs), 제 3 스위치(SW3) 및 패널 커패시터(Cp)로 이어지는 전류패스가 형성된다. 이에 따라, 패널 커패시터(Cp)는 서스테인전압(Vs)을 유지한다.
t4 기간에는 제 3 스위치(SW3)가 턴-오프 되고, 제 2 스위치(SW2)가 턴-온 되어 패널 커패시터(Cp), 인덕터(L), 제 2 다이오드(D2), 제 2 스위치(SW2) 및 소스 커패시터(Cs)로 이어지는 전류패스가 형성되고, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp) 및 전류(ICp)는 수학식 3과 같다.
Figure 112005035940190-pat00010
Figure 112005035940190-pat00011
이에 따라, t4 시점에서 패널 커패시터(Cp)의 전압(Vp)은 서스테인전압(Vs)에서 기저전압(0V)까지 하강하고, 인덕터(L)에 흐르는 전류(IL)
Figure 112005035940190-pat00012
까지 하강한 후 0까지 상승한다.
t5 기간에는 제 4 스위치(SW4)가 턴-온 된 후 제 2 스위치(SW2)가 턴-온 됨으로써 패널 커패시터(Cp)는 기저전압(GND)을 유지한다. 이때, 패널 커패시터(Cp)에 충전된 전압(Vp)이 서스테인전압(Vs)에서 기저전압(GND)으로 급격히 변하기 때문에 원치 않는 인덕터 전류(Ir)가 제 4 스위치(SW4), 인덕터(L) 및 제 4 다이오드(D4) 방향으로 흐르게 된다. 이때, 인덕터(L)에 흐르는 역전류는 수학식 4와 같다.
Figure 112005035940190-pat00013
이러한, 역전류는 0으로 되기 전까지 계속적으로 인덕터(L)에 흐르게 된다. 이를 환류전류라 하고, 이 환류전류에 의해 제 3 스위치(SW3)와 제 4 다이오드(D4)의 전류 스트레스는 증가하게 된다.
이와 같이 종래의 PDP의 에너지 회수장치에서는 패널 커패시터(Cp)에 에너지가 충전되거나 방전될 때 환류전류에 의해 매우 큰 전류 스트레스가 발생함으로써 구동 소자들의 내압 조건을 증가시키게 된다. 즉, 종래의 PDP 에너지 회수장치는 원할한 구동을 위해 내압 조건이 좋은 소자들을 사용함으로써 비용이 증가하는 문제점이 있다. 또한, 원치 않는 환류전류로 인해 전력 소모가 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 비용을 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치를 제공하는데 있다.
또한, 본 발명의 목적은 전력 소모를 줄일 수 있는 플라즈마 디스플레이 패널의 에너지 회수장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인전압원과 기저전압원 사이에 직렬로 접속된 제 1 커패시터 및 제 2 커패시터; 상기 서스테인전압원과 플라즈마 디스플레이 패널의 스캔전극 사이에 접속되어 상기 서스테인전압원으로부터의 서스테인전압이 상기 스캔전극에 공급되도록 제어하는 서스테인전압 공급 제어부; 상기 기저전압원과 상기 스캔전극 사이에 접속되어 상기 기저전압원으로부터의 기저전압이 상기 스캔전극에 공급되도록 제어하는 기저전압 공급 제어부; 상기 서스테인전압 공급 제어부와 상기 기저전압 공급 제어부 사이에 직렬로 접속된 제 3 커패시터 및 제 4 커패시터; 상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 제 3 커패시터 및 제 4 커패시터의 공통단자 사이에 병렬로 접속된 제 1 에너지 공급 제어부 및 제 1 에너지 회수 제어부; 및 상기 제 3 커패시터 및 제 4 커패시터의 공통단자와 상기 스캔전극 사이에 병렬로 접속된 제 2 에너지 공급 제어부 및 제 2 에너지 회수 제어부를 포함한다.
상기 서스테인전압 공급 제어부는 상기 서스테인전압원과 상기 제 3 커패시터 사이에 접속된 제 1 스위치; 및 상기 제 3 커패시터와 상기 스캔전극 사이에 접속된 제 2 스위치를 포함한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 제 1 스위치 및 제 3 커패시터의 공통단자와 상기 제 1 에너지 공급 제어부 사이에 병렬로 접속된 제 1 다이오드 및 제 2 다이오드를 더 포함한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 제 2 스위치 및 제 3 커패시터의 공통단자와 상기 제 2 에너지 회수 제어부 사이에 병렬로 접속된 제 3 다이오드 및 제 4 다이오드를 더 포함한다.
상기 기저전압 공급 제어부는 상기 기저전압원과 상기 제 4 커패시터 사이에 접속된 제 3 스위치; 및 상기 제 4 커패시터와 상기 스캔전극 사이에 접속된 제 4 스위치를 포함한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 제 1 에너지 회수 제어부와 상기 제 3 스위치 및 제 4 커패시터의 공통단자 사이에 접속된 제 5 다이오드를 더 포함한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 제 2 에너지 공급 제어부와 상기 제 4 커패시터 및 제 4 스위치의 공통단자 사이에 병렬로 접속된 제 6 다이오드 및 제 7 다이오드를 더 포함한다.
상기 제 1 에너지 공급 제어부는 상기 제 1 커패시터, 제 2 커패시터 및 상기 제 1 에너지 회수 제어부의 공통단자와 상기 제 1 다이오드 사이에 접속된 제 8 다이오드; 상기 제 3 커패시터, 제 4 커패시터 및 제 1 에너지 회수 제어부의 공통단자와 상기 제 2 다이오드 사이에 접속된 제 5 스위치; 및 상기 제 1 다이오드 및 제 8 다이오드의 공통단자와 상기 제 2 다이오드 및 제 5 스위치의 공통단자 사이에 접속된 제 1 인덕터를 포함한다.
상기 제 1 에너지 회수 제어부는 상기 제 5 스위치와 상기 제 5 다이오드 사이에 접속된 제 2 인덕터; 및 상기 제 8 다이오드와 상기 제 2 인덕터 및 제 5 다이오드의 공통단자 사이에 직렬로 접속된 제 6 스위치 및 제 9 다이오드를 포함한다.
상기 제 2 에너지 공급 제어부는 상기 제 3 커패시터, 제 4 커패시터 및 제 2 에너지 회수 제어부의 공통단자와 상기 제 6 다이오드 사이에 접속된 제 7 스위치; 상기 제 2 에너지 회수 제어부 및 스캔전극의 공통단자와 상기 제 7 다이오드 사이에 접속된 제 10 다이오드; 및 상기 제 6 다이오드 및 제 7 스위치의 공통단자와 상기 제 7 다이오드 및 제 10 다이오드의 공통단자 사이에 접속된 제 3 인덕터 를 포함한다.
상기 제 2 에너지 회수 제어부는 상기 제 3 다이오드와 상기 제 7 스위치 사이에 접속된 제 8 스위치; 상기 제 4 다이오드와 상기 제 10 다이오드 사이에 접속된 제 11 다이오드; 및 상기 제 8 스위치 및 제 7 스위치의 공통단자와 상기 제 4 다이오드 및 제 11 다이오드의 공통단자 사이에 접속된 제 4 인덕터를 포함한다.
상기 제 1 커패시터 및 제 2 커패시터 각각은 1/2 서스테인전압이 충전되고, 상기 제 3 커패시터 및 제 4 커패시터 각각은 1/4 서스테인전압이 충전되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 13을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 3은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 도면이다.
도 3을 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치(52)는 서스테인전압원(Vs)과 기저전압원(GND) 사이에 접속된 제 1 커패시터(C1) 및 제 2 커패시터(C2), 서스테인전압원(Vs)과 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속된 서스테인전압 공급 제어부(54), 기저전압원(GND)과 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속된 기저전압 공급 제어부(56), 서스테인전압 공급 제어부(54)와 기저전압 공급 제어부(56) 사이에 접속된 제 3 커패시터(C3) 및 제 4 커패시터(C4), 제 1 커패시터(C1) 및 제 2 커패시터(C2)의 공통단자와 제 3 커패시터(C3) 및 제 4 커패시터(C4)의 공통단자 사이에 병렬로 접속된 제 2 에너지 공급 제어부(60) 및 제 1 에너지 회수 제어부(62), 제 3 커패시터(C3) 및 제 4 커패시터(C4)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속된 제 1 에너지 공급 제어부(58) 및 제 2 에너지 회수 제어부(64)를 포함한다. 또한, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인전압 공급 제어부(54)와 제 2 에너지 공급 제어부(60) 사이에 병렬로 접속된 제 1 다이오드(D1) 및 제 2 다이오드(D2), 서스테인전압 공급 제어부(54)와 제 제 2 에너지 회수 제어부(64) 사이에 병렬로 접속된 제 6 다이오드(D6) 및 제 7 다이오드(D7), 기저전압 공급 제어부(56)와 제 1 에너지 회수 제어부(62) 사이에 접속된 제 5 다이오드(D5) 및 기저전압 공급 제어부(56)와 제 1 에너지 공급 제어부(58) 사이에 접속된 제 10 다이오드(D10) 및 제 11 다이오드(D11)를 더 포함한다. 여기서, 패널 커패시터(Cp)는 플라즈마 디스플레이 패널(Plasma Display Panel; 이하 "PDP"라 함)의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 그리고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 패널 커패시터(Cp)의 스캔전극(Y)에 설치된 에너지 회수장치(52)와 동일한 구성을 갖는 에너지 회수장치가 패널 커패시터(Cp)를 사이에 두고 대칭되도록 설치된다.
제 1 커패시터(C1)는 서스테인전압원(Vs)과 제 2 커패시터(C2) 사이에 접속되어 제 2 커패시터(C2)와 함께 서스테인전압(Vs)을 분할하는 역할을 한다. 이러한, 제 1 커패시터(C1)는 서스테인전압원(Vs)으로부터 공급되는 서스테인전압(Vs) 중 1/2 서스테인전압(Vs)을 충전한다.
제 2 커패시터(C2)는 제 1 커패시터(C1)와 기저전압원(GND) 사이에 접속되어 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 재공급한다. 이러한, 제 2 커패시터(C2)에는 서스테인전압(Vs)의 절반값인 1/2 서스테인전압(Vs/2)이 충전된다.
서스테인전압 공급 제어부(54)는 서스테인전압원(Vs) 및 제 1 커패시터(C1)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 서스테인전압원(Vs)으로부터 공급되는 서스테인전압(Vs)이 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이러한, 서스테인전압 공급 제어부(54)는 서스테인전압원(Vs)과 패널 커패시터(Cp) 사이에 직렬로 접속된 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 포함한다.
제 1 스위치(SW1)는 서스테인전압원(Vs)과 제 2 스위치(SW2) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 1 스위칭 제어신호에 따라 제 1 커패시터(C1) 및 제 2 커패시터(C2)에 충전된 서스테인전압(Vs) 또는 서스테인전압원(Vs)으로부터의 서스테인전압(Vs)이 제 2 스위치(SW2)의 일측에 공급되도록 제어한다. 이에 따라, 제 2 스위치(SW2)가 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 2 스위칭 제어신호에 의해 턴-온 될 때 패널 커패시터(Cp)에는 서스테인전압(Vs)이 공급되게 된다.
제 2 스위치(SW2)는 제 1 스위치(SW1)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 2 스위칭 제 어신호에 따라 그 자신의 일측에 공급된 전압(서스테인전압(Vs) 및 1/2 서스테인전압(Vs/2))이 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이에 따라, 패널 커패시터(Cp)는 제 2 스위치(SW2)가 턴-온 될 때 1/2 서스테인전압(Vs/2) 및 서스테인전압(Vs)을 유지하게 된다.
기저전압 공급 제어부(56)는 기저전압원(GND) 및 제 2 커패시터(C2)의 공통단자와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급되도록 제어한다. 이러한, 기저전압 공급 제어부(56)는 기저전압원(GND)과 패널 커패시터(Cp)의 스캔전극(Y) 사이에 직렬로 접속된 제 3 스위치(SW3) 및 제 4 스위치(SW4)를 포함한다.
제 3 스위치(SW3)는 제 4 스위치(SW4)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 3 스위칭 제어신호에 따라 그 자신의 일측에 공급된 기저전압(GND)이 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이에 따라, 제 3 스위치(SW3)가 턴-온 되는 동안 패널 커패시터(Cp)에는 기저전압(GND)이 공급된다.
제 4 스위치(SW4)는 기저전압원(GND)과 제 3 스위치(SW3) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 4 스위칭 제어신호에 따라 제 4 커패시터(C4)의 일측과 제 3 스위치(SW3)의 일측을 기저전압원(GND)에 전기적으로 접속시킨다. 이에 따라, 제 4 커패시터(C4)는 패널 커패시터(Cp)로부터 방전되는 에너지를 저장하고, 패널 커패시터(Cp)는 그 자신에 저장된 에너지를 방전함과 아울러 기저전압(GND)을 유지하게 된다. 이에 대한 상세한 설명은 후술하기로 한 다.
제 3 커패시터(C3)는 제 2 다이오드(D2) 및 제 6 다이오드(D6)의 공통단자와 제 1 에너지 회수 제어부(62), 제 2 에너지 회수 제어부(64), 제 1 에너지 공급 제어부(58), 제 2 에너지 공급 제어부(60) 및 제 4 커패시터(C4)의 공통단자 사이에 접속되어 제 2 커패시터(C2) 또는 제 4 커패시터(C4)와 함께 패널 커패시터(Cp)의 스캔전극(Y)에 에너지를 공급함과 아울러 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 회수한다. 이러한, 제 3 커패시터(C3)에는 1/4 서스테인전압(Vs/4)이 충전된다.
제 4 커패시터(C4)는 제 5 다이오드(D5) 및 제 10 다이오드(D10)의 공통단자와 제 1 에너지 회수 제어부(62), 제 2 에너지 회수 제어부(64), 제 1 에너지 공급 제어부(58), 제 2 에너지 공급 제어부(60) 및 제 3 커패시터(C3)의 공통단자 사이에 접속되어 제 3 커패시터(C3)와 함께 패널 커패시터(Cp)의 스캔전극(Y)에 에너지를 공급함과 아울러 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 회수한다. 이러한, 제 4 커패시터(C4)에는 1/4 서스테인전압(Vs/4)이 충전된다.
제 1 에너지 공급 제어부(58)는 제 2 에너지 회수 제어부(64), 제 10 다이오드(D10) 및 제 11 다이오드(D11) 사이에 접속되어 제 4 커패시터(C4)에 저장된 에너지가 패널 커패시터(Cp)에 공급되도록 제어한다. 이러한, 제 1 에너지 공급 제어부(58)는 제 4 커패시터(C4) 및 제 2 에너지 회수 제어부(64)의 공통단자와 제 10 다이오드(D10) 사이에 접속된 제 8 스위치(SW8), 제 2 에너지 회수 제어부(64) 및 패널 커패시터(Cp)의 스캔전극(Y)의 공통단자와 제 11 다이오드(D11) 사이에 접속된 제 9 다이오드(D9), 제 8 스위치(SW8) 및 제 10 다이오드(D10)의 공통단자와 제 9 다이오드(D9) 및 제 11 다이오드(D11)의 공통단자 사이에 접속된 제 4 인덕터(L4)를 포함한다.
제 8 스위치(SW8)는 제 3 커패시터(C3), 제 4 커패시터(C4) 및 제 2 에너지 회수 제어부(64)의 공통단자와 제 10 다이오드(D10) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 8 스위칭 제어신호에 따라 제 4 커패시터(C4)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다.
제 9 다이오드(D9)는 제 2 에너지 회수 제어부(64), 제 3 스위치(SW3) 및 패널 커패시터(Cp)의 스캔전극(Y)과 제 11 다이오드(D11) 사이에 접속되어 제 4 커패시터(C4)로부터의 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급될 때 패널 커패시터(Cp)의 스캔전극(Y)으로부터의 역전류를 방지한다.
제 4 인덕터(L4)는 제 8 스위치(SW8) 및 제 10 다이오드(D10)의 공통단자와 제 9 다이오드(D9) 및 제 11 다이오드(D11)의 공통단자 사이에 접속되어 제 4 스위치(SW4) 및 제 8 스위치(SW8)가 턴-온 될 때 패널 커패시터(Cp)와 직렬 공진루프를 형성한다. 이러한, 제 4 인덕터(L4)는 제 4 스위치(SW4) 및 제 8 스위치(SW8)가 턴-온 될 때 제 4 커패시터(C4)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다.
제 2 에너지 공급 제어부(60)는 제 1 에너지 회수 제어부(62), 제 1 다이오드(D1) 및 제 2 다이오드(D2) 사이에 접속되어 제 2 커패시터(C2) 및 제 3 커패시 터(C3)에 저장된 에너지가 패널 커패시터(Cp)에 공급되도록 제어한다. 이러한, 제 2 에너지 공급 제어부(60)는 제 2 커패시터(C2) 및 제 1 에너지 회수 제어부(62)의 공통단자와 제 1 다이오드(D1) 사이에 접속된 제 3 다이오드(D3), 제 1 에너지 회수 제어부(62) 및 제 4 커패시터(C4)의 공통단자와 제 2 다이오드(D2) 사이에 접속된 제 5 스위치(SW5), 제 1 다이오드(D1) 및 제 3 다이오드(D3)의 공통단자와 제 2 다이오드(D2) 및 제 5 스위치(SW5)의 공통단자 사이에 접속된 제 1 인덕터(L1)를 포함한다.
제 3 다이오드(D3)는 제 1 커패시터(C1), 제 2 커패시터(C2) 및 제 1 에너지 회수 제어부(62)의 공통단자와 제 1 다이오드(D1) 및 제 1 인덕터(L1)의 공통단자 사이에 접속되어 제 2 커패시터(C2) 및 제 3 커패시터(C3)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급될 때 패널 커패시터(Cp)의 스캔전극(Y)으로부터 제 2 커패시터(C2)로의 역전류를 방지한다.
제 5 스위치(SW5)는 제 3 커패시터(C3), 제 4 커패시터(C4) 및 제 1 에너지 회수 제어부(62)의 공통단자와 제 2 다이오드(D2) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 2 스위칭 제어신호에 따라 제 2 커패시터(C2) 및 제 3 커패시터(C3)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다.
제 1 인덕터(L1)는 제 1 다이오드(D1) 및 제 3 다이오드(D3)의 공통단자와 제 5 스위치(SW5) 및 제 2 다이오드(D2)의 공통단자 사이에 접속되어 제 2 스위치(SW2) 및 제 5 스위치(SW5)가 턴-온 될 때 패널 커패시터(Cp)와 직렬 공진루프를 형성한다. 이러한, 제 1 인덕터(L1)는 제 2 스위치(SW2) 및 제 5 스위치(SW5)가 턴-온 될 때 제 2 커패시터(C2) 및 제 3 커패시터(C3)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다.
제 1 에너지 회수 제어부(62)는 제 2 에너지 공급 제어부(60)와 제 5 다이오드(D5) 사이에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 3 커패시터(C3) 및 제 2 커패시터(C2)에 공급되도록 제어한다. 이러한, 제 1 에너지 회수 제어부(62)는 제 1 커패시터(C1), 제 2 커패시터(C2) 및 제 3 다이오드(D3)의 공통단자와 제 5 다이오드(D5) 사이에 직렬로 접속된 제 6 스위치(SW6) 및 제 4 다이오드(D4)와 제 3 커패시터(C3), 제 4 커패시터(C4) 및 제 5 스위치(SW5)의 공통단자와 제 5 다이오드(D5) 사이에 접속된 제 3 인덕터(L3)를 포함한다.
제 6 스위치(SW6)는 제 1 커패시터(C1), 제 2 커패시터(C2) 및 제 3 다이오드(D3)의 공통단자와 제 4 다이오드(D4) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 6 스위칭 제어신호에 따라 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 2 커패시터(C2) 및 제 3 커패시터(C3)로 회수되도록 제어한다.
제 4 다이오드(D4)는 제 6 스위치(SW6)와 제 5 다이오드(D5) 및 제 3 인덕터(L3) 사이에 접속되어 패널 커패시터(Cp)로부터 방전되는 에너지가 제 2 커패시터(C2) 및 제 3 커패시터(C3)로 회수될 때 제 2 커패시터(C2)로부터의 역전류를 방지한다.
제 3 인덕터(L3)는 제 3 커패시터(C3), 제 4 커패시터(C4) 및 제 5 스위치(SW5)의 공통단자와 제 5 다이오드(D5) 사이에 접속되어 제 2 스위치(SW2) 및 제 6 스위치(SW6)가 턴-온 될 때 패널 커패시터(Cp)와 직렬 공진루프를 형성한다. 이러한, 제 3 인덕터(L3)는 제 2 스위치(SW2) 및 제 6 스위치(SW6)가 턴-온 될 때 패널 커패시터(Cp)로부터 방전된 에너지를 제 2 커패시터(C2)에 공급한다.
제 2 에너지 회수 제어부(64)는 제 1 에너지 공급 제어부(58), 제 6 다이오드(D6) 및 제 7 다이오드(D7) 사이에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 4 커패시터(C4)에 공급되도록 제어한다. 이러한, 제 2 에너지 회수 제어부(64)는 제 8 스위치(SW8)와 제 6 다이오드(D6) 사이에 접속된 제 7 스위치(SW7), 제 7 다이오드(D7)와 제 9 다이오드(D9) 사이에 접속된 제 8 다이오드(D8), 제 7 스위치(SW7) 및 제 6 다이오드(D6)의 공통단자와 제 7 다이오드(D7) 및 제 8 다이오드(D8)의 공통단자 사이에 접속된 제 2 인덕터(L2)를 포함ㅎ나다.
제 7 스위치(SW7)는 제 3 커패시터(C3), 제 4 커패시터(C4) 및 제 8 스위치(SW8)의 공통단자와 제 6 다이오드(D6) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 7 스위칭 제어신호에 따라 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 4 커패시터(C4)로 회수되도록 제어한다. 이때, 제 4 커패시터(C4)로 회수되는 에너지는 제 2 커패시터(C2) 및 제 3 커패시터(C3)로 회수되는 에너지 보다 작은 값을 갖는다.
제 8 다이오드(D8)는 제 2 스위치(SW2), 제 3 스위치(SW3), 패널 커패시터 (Cp)의 스캔전극(Y) 및 제 9 다이오드(D9)의 공통단자와 제 7 다이오드(D7) 사이에 접속되어 패널 커패시터(Cp)로부터 방전되는 에너지가 제 4 커패시터(C4)로 회수될 때 제 4 커패시터(C4)로부터의 역전류를 방지한다.
제 2 인덕터(L2)는 제 6 다이오드(D6) 및 제 7 스위치(SW7)의 공통단자와 제 7 다이오드(D7) 및 제 8 다이오드(D8)의 공통단자 사이에 접속되어 제 4 스위치(SW4) 및 제 7 스위치(SW7)가 턴-온 될 때 패널 커패시터(Cp)와 직렬 공진루프를 형성한다. 이러한, 제 2 인덕터(L2)는 제 4 스위치(SW4) 및 제 7 스위치(SW7)가 턴-온 될 때 패널 커패시터(Cp)로부터 방전된 에너지를 제 4 커패시터(C4)에 공급한다.
제 1 다이오드(D1)는 제 1 스위치(SW1)와 제 1 인덕터(L1) 및 제 3 다이오드(D3)의 공통단자 사이에 접속되어 서스테인전압원(Vs) 및 패널 커패시터(Cp)의 스캔전극(Y)으로부터 제 2 에너지 공급 제어부(60)로의 역전류를 방지한다.
제 2 다이오드(D2)는 제 1 스위치(SW1)와 제 1 인덕터(L1) 및 제 5 스위치(SW5)의 공통단자 사이에 제 1 다이오드(D2)와 병렬로 접속되어 서스테인전압원(Vs) 및 패널 커패시터(Cp)의 스캔전극(Y)으로부터 제 2 에너지 공급 제어부(60)로의 역전류를 방지한다.
제 5 다이오드(D5)는 제 3 인덕터(L3) 및 제 4 다이오드(D4)의 공통단자와 제 4 스위치(SW4) 및 제 4 커패시터(C4)의 공통단자 사이에 접속되어 제 1 에너지 회수 제어부(62)로부터 제 4 커패시터(C4)로의 역전류를 방지한다.
제 6 다이오드(D6)는 제 2 스위치(SW2) 및 제 3 커패시터(C3)의 공통단자와 제 2 인덕터(L2) 및 제 7 스위치(SW7)의 공통단자 사이에 접속되어 서스테인전압원(Vs) 및 패널 커패시터(Cp)의 스캔전극(Y)으로부터 제 2 에너지 회수 제어부(64)로의 역전류를 방지한다.
제 7 다이오드(D7)는 제 2 스위치(SW2) 및 제 3 커패시터(C3)의 공통단자와 제 2 인덕터(L2) 및 제 7 스위치(SW7)의 공통단자 사이에 제 6 다이오드(D6)와 병렬로 접속되어 서스테인전압원(Vs) 및 패널 커패시터(Cp)의 스캔전극(Y)으로부터 제 2 에너지 회수 제어부(64)로의 역전류를 방지한다.
제 10 다이오드(D10)는 제 4 인덕터(L4) 및 제 8 스위치(SW8)의 공통단자와 제 3 스위치(SW3) 및 제 4 커패시터(C4)의 공통단자 사이에 접속되어 제 1 에너지 회수 제어부(62)로부터 제 4 커패시터(C4)로의 역전류를 방지한다.
제 11 다이오드(D11)는 제 4 인덕터(L4) 및 제 9 다이오드(D9)의 공통단자와 제 3 스위치(SW3) 및 제 4 커패시터(C4)의 공통단자 사이에 접속되어 제 1 에너지 회수 제어부(62)로부터 제 4 커패시터(C4)로의 역전류를 방지한다.
여기서, 제 1 다이오드(D1), 제 2 다이오드(D2), 제 5 다이오드(D5), 제 6 다이오드(D6), 제 7 다이오드(D7), 제 10 다이오드(D10) 및 제 11 다이오드(D11)는 제거될 수 있다.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍을 나타내는 도면이고, 도 5 내지 도 13은 도 4에 도시된 스위치들의 온/오프 타이밍에 따라 형성된 전류패스를 나타내는 도면이다. 여기서, 제 1 커패시터(C1) 및 제 2 커패시터(C2) 각각의 양단 전압은 1/2 서스테인전압(Vs/2), 제 3 커패시터(C3) 및 제 4 커패시터(C4) 각 각의 양단전압은 1/4 서스테인전압(Vs/4)라고 가정하여 설명하기로 한다.
도 4 내지 도 13을 참조하면, t1 기간 이전에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이(HIGH)의 제 3 스위칭 제어신호 및 제 4 스위칭 제어신호에 따라 제 3 스위치(SW3) 및 제 4 스위치(SW4)가 턴-온 된다. 이에 따라, 도 5에 도시된 바와 같이 기저전압원(GND), 제 4 스위치(SW4), 제 3 스위치(SW3) 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 기저전압(GND)을 유지한다.
t1 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우(LOW) 상태의 제 3 스위칭 제어신호와 하이 상태의 제 4 스위칭 제어신호 및 제 8 스위칭 제어신호에 따라 제 4 스위치(SW4)는 이전의 온 상태를 유지하고, 제 3 스위치(SW3)는 턴-오프 되며 제 8 스위치(SW8)가 턴-온 된다. 이에 따라, 도 6에 도시된 바와 같이 기저전압원(GND), 제 4 스위치(SW4), 제 4 커패시터(C4), 제 8 스위치(SW8), 제 4 인덕터(L4), 제 9 다이오드(D9) 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성되고, 제 4 인덕터(L4)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 전류(ICp)는 수학식 5와 같다.
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Figure 112005035940190-pat00015
여기서,
Figure 112005035940190-pat00016
,
Figure 112005035940190-pat00017
,
Figure 112005035940190-pat00018
이고,
Figure 112005035940190-pat00019
는 전류패스에 형성된 기생저항의 총 합을 나타낸 것이다.
이에 따라, t1 기간 동안 패널 커패시터(Cp)의 전압(Vp)은 기저전압(0V)에서 1/2 서스테인전압(Vs/2)까지 상승하고, 제 4 인덕터(L4)에 흐르는 전류(IL)는
Figure 112005035940190-pat00020
까지 상승한 후 0까지 하강한다.
t2 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 4 스위칭 제어신호 및 제 8 스위칭 제어신호에 따라 제 4 스위치(SW4) 및 제 8 스위치(SW8)는 이전의 온 상태를 유지하고, 제 2 스위치(SW2)가 턴-온 된다. 이에 따라, 도 7에 도시된 바와 같이 기저전압원(GND), 제 4 스위치(SW4), 제 4 커패시터(C4), 제 3 커패시터(C3), 제 2 스위치(SW2) 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이에 따라, 패널 커패시터(Cp)는 1/2 서스테인전압(Vs/2)을 유지하게 된다. 또한, t2 기간 동안에는 제 9 다이오드(D9)의 역회복 특성에 의해 소정의 첨두치(Ir)를 갖는 역방향 인덕터 전류가 발생된다. 이때, 발생된 인덕터 전류는 제 8 스위치(SW8), 제 4 커패시터(C4), 제 11 다이오드(D11) 방향으로 흐르고 이때 흐르는 역방향 전류의 크기는 수학식 6과 같다.
Figure 112005035940190-pat00021
이때, 역방향 전류는
Figure 112005035940190-pat00022
의 기울기를 가지고 증가한다. 이러한, 역방향 전류는 급격히 저감되고 환류전류는 발생되지 않는다.
t3 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 4 스위칭 제어신호 및 제 8 스위칭 제어신호와 하이 상태의 제 2 스위칭 제어신호 및 제 5 스위칭 제어신호에 따라 제 2 스위치(SW2)는 이전의 온 상태를 유지하며, 제 4 스위치(SW4) 및 제 8 스위치(SW8)는 턴-오프 되고 제 5 스위치(SW5)가 턴-온 된다. 이에 따라, 도 8에 도시된 바와 같이 기저전압원(GND), 제 2 커패시터(C2), 제 3 다이오드(D3), 제 1 인덕터(L1), 제 5 스위치(SW5), 제 3 커패시터(C3), 제 2 스위치(SW2) 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp) 및 전류(ICp)는 수학식 7과 같다.
Figure 112005035940190-pat00023
Figure 112005035940190-pat00024
이에 따라, t3 기간 동안 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs/2)에서 서스테인전압(Vs)까지 상승하고, 제 1 인덕터(L1)에 흐르는 전류(IL)는
Figure 112005035940190-pat00025
까지 상승한 후 0까지 하강한다.
t4 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 1 스위칭 제어신호, 제 2 스위칭 제어신호 및 제 5 스위칭 제어신호에 따라 제 2 스위치(SW2) 및 제 5 스위치(SW5)는 이전의 온 상태를 유지하고, 제 1 스위치(SW1)가 턴-온 된다. 이에 따라, 도 9에 도시된 바와 같이 기저전압원(GND), 제 2 커패시터(C2), 제 1 커패시터(C1), 제 1 스위치(SW1), 제 2 스위치(SW2) 및 패널 커패시터(Cp)로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 t4 기간 동안 서스테인전압(Vs)을 유지하게 된다. 또한, t4 기간 동안에는 제 3 다이오드(D3)의 역회복 특성에 의해 소정의 첨두치(Ir)를 갖는 역방향 인덕터 전류가 발생된다. 이때, 발생된 인덕터 전류는 제 1 다이오드(D1), 제 3 커패시터(C3), 제 5 스위치(SW5) 방향으로 흐르고 이때 흐르는 역방향 전류의 크기는 수학식 6과 같다. 이러한, 역방향 전류는 종래의 PDP의 에너지 회수장치와 달리 급격히 저감되고 환류전류는 발생되지 않는다.
t5 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 5 스위칭 제어신호와 하이 상태의 제 1 스위칭 제어신호 및 제 2 스위칭 제어신호에 따라 제 1 스위치(SW1) 및 제 2 스위치(SW2)는 이전의 온 상태를 유지하고, 제 5 스위치(SW5)가 턴-오프 된다. 이에 따라, 도 9에 도시된 바와 같이 기 저전압원(GND), 제 2 커패시터(C2), 제 1 커패시터(C1), 제 1 스위치(SW1), 제 2 스위치(SW2) 및 패널 커패시터(Cp)로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 t5 기간 동안 서스테인전압(Vs)을 유지한다.
t6 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 1 스위칭 제어신호와 하이 상태의 제 2 스위칭 제어신호 및 제 6 스위칭 제어신호에 따라 제 2 스위치(SW2)는 이전의 온 상태를 유지하고, 제 1 스위치(SW1)는 턴-오프 되며 제 6 스위치(SW6)가 턴-온 된다. 이에 따라, 도 10에 도시된 바와 같이 패널 커패시터(Cp), 제 2 스위치(SW2), 제 3 커패시터(C3), 제 3 인덕터(L3), 제 4 다이오드(D4), 제 6 스위치(SW6), 제 2 커패시터(C2)로 이어지는 전류패스가 형성되고, 제 3 인덕터(L3)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp) 및 전류(ICp)는 수학식 8과 같다.
Figure 112005035940190-pat00026
Figure 112005035940190-pat00027
이에 따라, t6 기간 동안 패널 커패시터(Cp)의 전압(Vp)은 서스테인전압(Vs)에서 1/2 서스테인전압(Vs/2)까지 하강하고, 제 3 인덕터(L3)에 흐르는 전류(IL)는
Figure 112005035940190-pat00028
까지 하강한 후 0까지 상승한다. 즉, t6 기간 동안 패널 커패시터(Cp)는 t4 기간 및 t5 기간 동안 유지하고 있던 서스테인전압(Vs) 중 1/2 서스테인전압(Vs/2)을 방전하고, 제 2 커패시터(C2)는 패널 커패시터(Cp)로부터 방전되는 에너지를 회수한다.
t7 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 6 스위칭 제어신호와 하이 상태의 제 2 스위칭 제어신호 및 제 4 스위칭 제어신호에 따라 제 2 스위치(SW2)는 이전의 온 상태를 유지하고, 제 6 스위치(SW6)는 턴-오프 되며 제 4 스위치(SW4)가 턴-온 된다. 이에 따라, 도 11에 도시된 바와 같이 패널 커패시터(Cp), 제 2 스위치(SW2), 제 3 커패시터(C3), 제 4 커패시터(C4), 제 4 스위치(SW4) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 t7 기간 동안 1/2 서스테인전압(Vs/2)을 유지하게 된다. 또한, t7기간 동안에는 제 4 다이오드(D4)의 역회복 특성에 의해 소정의 첨두치(Ir)를 갖는 역방향 인덕터 전류가 발생된다. 이때, 발생된 인덕터 전류는 제 4 커패시터(C4), 제 5 다이오드(D5) 방향으로 흐르고 이때 흐르는 역방향 전류의 크기는 수학식 6과 같다. 이러한, 역방향 전류는 종래의 PDP의 에너지 회수장치와 달리 급격히 저감되고 환류전류는 발생되지 않는다.
t8 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 2 스위칭 제어신호와 하이 상태의 제 4 스위칭 제어신호, 제 7 스위칭 제어신호에 따라 제 4 스위치(SW4)는 이전의 온 상태를 유지하고, 제 2 스위치(SW2)는 턴-오프 되며 제 7 스위치(SW7)가 턴-온 된다. 이에 따라, 도 12에 되시된 바와 같이 패널 커패시터(Cp), 제 8 다이오드(D8), 제 2 인덕터(L2), 제 7스위치(SW7), 제 4 커패시터(C4), 제 4 스위치(SW4) 및 기저전압원(GND)으로 이어지는 전류패스가 형성되고, 제 2 인덕터(L2)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp) 및 전류(ICp)는 수학식 8과 같다.
Figure 112005035940190-pat00029
Figure 112005035940190-pat00030
이에 따라, t8 기간 동안 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs)에서 기저전압(GND)까지 하강하고, 제 2 인덕터(L2)에 흐르는 전류(IL)는
Figure 112005035940190-pat00031
까지 하강한 후 0까지 상승한다. 즉, t8 기간 동안 패널 커패시터(Cp)는 t6 기간 동안 유지하고 있던 1/2 서스테인전압(Vs/2)을 방전하고, 제 4 커패시터(C4)는 패널 커패시터(Cp)로부터 방전되는 에너지를 회수한다.
t9 기간 동안에는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 3 스위칭 제어신호, 제 4 스위칭 제어신호 및 제 7 스위칭 제어신호에 따라 제 4 스위치(SW4) 및 제 7 스위치(SW7)는 이전의 온 상태를 유지하고, 제 3 스위치(SW3)가 턴-온 된다. 이에 따라, 도 13에 도시된 바와 같이 패널 커패시터(Cp), 제 3 스위치(SW3), 제 4 스위치(SW4) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 t9 기간 동안 기저전압(GND)을 유지하게 된다. 또한, t9 기간 동안에는 제 8 다이오드(D8)의 역회복 특성에 의해 소정의 첨두치(Ir)를 갖는 역방향 인덕터 전류가 발생된다. 이때, 발생된 인덕터 전류는 제 7 다이오드(D7), 제 3 커패시터(C3), 제 7 스위치(SW7) 방향으로 흐르고 이때 흐르는 역방향 전류의 크기는 수학식 6과 같다. 이러한, 역방향 전류는 종래의 PDP의 에너지 회수장치와 달리 급격히 저감되고 환류전류는 발생되지 않는다.
이후 PDP의 서스테인전극(Z)에 설치된 에너지 회수장치가 t1 기간부터 t9 기간까지의 동작을 반복하여 PDP의 서스테인전극(Z)에 서스테인펄스를 공급한다.
상술한 바와 같이, 본 발명은 상기의 회로 구성으로 인해 전력용 소자의 전압 스트레스를 기존 방식에 비해 절반 이상 줄임으로써 내압 조건을 낮출 뿐만 아니라 기생저항이 작은 값싼 소자들을 사용할 수 있다. 이로 인해, 플라즈마 디스플레이 패널의 비용을 줄일 수 있다. 또한, 환류전류의 발생을 방지함으로써 소자의 전류 스트레스를 감소시켜 소비전력을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (12)

  1. 서스테인전압원과 기저전압원 사이에 직렬로 접속된 제 1 커패시터 및 제 2 커패시터;
    상기 서스테인전압원과 플라즈마 디스플레이 패널의 스캔전극 사이에 접속되어 상기 서스테인전압원으로부터의 서스테인전압이 상기 스캔전극에 공급되도록 제어하는 서스테인전압 공급 제어부;
    상기 기저전압원과 상기 스캔전극 사이에 접속되어 상기 기저전압원으로부터의 기저전압이 상기 스캔전극에 공급되도록 제어하는 기저전압 공급 제어부;
    상기 서스테인전압 공급 제어부와 상기 기저전압 공급 제어부 사이에 직렬로 접속된 제 3 커패시터 및 제 4 커패시터;
    상기 제 1 커패시터 및 제 2 커패시터의 공통단자와 상기 제 3 커패시터 및 제 4 커패시터의 공통단자 사이에 병렬로 접속된 제 1 에너지 공급 제어부 및 제 1 에너지 회수 제어부; 및
    상기 제 3 커패시터 및 제 4 커패시터의 공통단자와 상기 스캔전극 사이에 병렬로 접속된 제 2 에너지 공급 제어부 및 제 2 에너지 회수 제어부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  2. 제 1 항에 있어서,
    상기 서스테인전압 공급 제어부는
    상기 서스테인전압원과 상기 제 3 커패시터 사이에 접속된 제 1 스위치; 및
    상기 제 3 커패시터와 상기 스캔전극 사이에 접속된 제 2 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  3. 제 2 항에 있어서,
    상기 제 1 스위치 및 제 3 커패시터의 공통단자와 상기 제 1 에너지 공급 제어부 사이에 병렬로 접속된 제 1 다이오드 및 제 2 다이오드를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  4. 제 3 항에 있어서,
    상기 제 2 스위치 및 제 3 커패시터의 공통단자와 상기 제 2 에너지 회수 제어부 사이에 병렬로 접속된 제 3 다이오드 및 제 4 다이오드를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  5. 제 4 항에 있어서,
    상기 기저전압 공급 제어부는
    상기 기저전압원과 상기 제 4 커패시터 사이에 접속된 제 3 스위치; 및
    상기 제 4 커패시터와 상기 스캔전극 사이에 접속된 제 4 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  6. 제 5 항에 있어서,
    상기 제 1 에너지 회수 제어부와 상기 제 3 스위치 및 제 4 커패시터의 공통단자 사이에 접속된 제 5 다이오드를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  7. 제 6 항에 있어서,
    상기 제 2 에너지 공급 제어부와 상기 제 4 커패시터 및 제 4 스위치의 공통단자 사이에 병렬로 접속된 제 6 다이오드 및 제 7 다이오드를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  8. 제 7 항에 있어서,
    상기 제 1 에너지 공급 제어부는
    상기 제 1 커패시터, 제 2 커패시터 및 상기 제 1 에너지 회수 제어부의 공통단자와 상기 제 1 다이오드 사이에 접속된 제 8 다이오드;
    상기 제 3 커패시터, 제 4 커패시터 및 제 1 에너지 회수 제어부의 공통단자와 상기 제 2 다이오드 사이에 접속된 제 5 스위치; 및
    상기 제 1 다이오드 및 제 8 다이오드의 공통단자와 상기 제 2 다이오드 및 제 5 스위치의 공통단자 사이에 접속된 제 1 인덕터를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  9. 제 8 항에 있어서,
    상기 제 1 에너지 회수 제어부는
    상기 제 5 스위치와 상기 제 5 다이오드 사이에 접속된 제 2 인덕터; 및
    상기 제 8 다이오드와 상기 제 2 인덕터 및 제 5 다이오드의 공통단자 사이에 직렬로 접속된 제 6 스위치 및 제 9 다이오드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  10. 제 9 항에 있어서,
    상기 제 2 에너지 공급 제어부는
    상기 제 3 커패시터, 제 4 커패시터 및 제 2 에너지 회수 제어부의 공통단자와 상기 제 6 다이오드 사이에 접속된 제 7 스위치;
    상기 제 2 에너지 회수 제어부 및 스캔전극의 공통단자와 상기 제 7 다이오드 사이에 접속된 제 10 다이오드; 및
    상기 제 6 다이오드 및 제 7 스위치의 공통단자와 상기 제 7 다이오드 및 제 10 다이오드의 공통단자 사이에 접속된 제 3 인덕터를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  11. 제 10 항에 있어서,
    상기 제 2 에너지 회수 제어부는
    상기 제 3 다이오드와 상기 제 7 스위치 사이에 접속된 제 8 스위치;
    상기 제 4 다이오드와 상기 제 10 다이오드 사이에 접속된 제 11 다이오드; 및
    상기 제 8 스위치 및 제 7 스위치의 공통단자와 상기 제 4 다이오드 및 제 11 다이오드의 공통단자 사이에 접속된 제 4 인덕터를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  12. 제 1 항에 있어서,
    상기 제 1 커패시터 및 제 2 커패시터 각각은 1/2 서스테인전압이 충전되고, 상기 제 3 커패시터 및 제 4 커패시터 각각은 1/4 서스테인전압이 충전되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
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