KR100687853B1 - 텅스텐 비트라인 형성방법 - Google Patents
텅스텐 비트라인 형성방법 Download PDFInfo
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Abstract
본 발명은 텅스텐 비트라인 형성방법에 관한 것으로써, 소자분리막 및 게이트산화막이 형성된 반도체기판 상부에 텅스텐/텅스텐질화막, 하드마스크막 및 스페이서로 이루어진 게이트전극을 형성한 후, 상기 결과물 전면에 SEG막을 형성하는 단계와; 상기 SEG막의 상부에 버퍼산화막, 티타늄막 및 티타늄질화막의 이중막으로 이루어진 배리어막을 차례로 형성한 후, 상기 티타늄질화막의 상부에 텅스텐막을 형성하는 단계와; 상기 텅스텐막의 상부에 언도프트 폴리실리콘막을 형성한 후, 비트라인 형성용 마스크를 이용한 식각공정을 실시하여 텅스텐 비트라인을 형성하는 단계; 를 포함하여 이루어짐으로써, 텅스텐 비트라인 형성 시, 텅스텐막의 산화를 방지하기 위해 텅스텐막의 상부에 형성하는 캡핑막과 하드마스크막을 폴리실리콘막을 이용한 단일막구조로 형성할 수 있어 단순한 공정으로 텅스텐 비트라인을 형성할 수 있는 이점이 있다.
하드마스크막, 언도프트 폴리실리콘막
Description
도 1 내지 도 3은 종래 기술에 따른 텅스텐 비트라인 형성방법을 설명하기 위해 도시된 단면도들이다.
도 4 내지 도 6은 본 발명에 다른 텅스텐 비트라인 형성방법을 설명하기 위해 도시된 단면도들이다.
＊도면의 주요부분에 대한 부호의 설명＊
100 ; 반도체기판 106 ; 텅스텐/텅스텐질화막(106)
108 ; 하드마스크막 114 ; SEG막
118 ; 티타늄막 120 ; 티타늄질화막
122 ; 텅스텐막 124 ; 언도프트 폴리실리콘막
본 발명은 텅스텐 비트라인 형성방법에 관한 것으로써, 보다 자세하게는 텅스텐 비트라인 형성 시, 텅스텐막의 산화를 방지하기 위해 텅스텐막의 상부에 형성 하는 캡핑막과 하드마스크막을 폴리실리콘막을 이용한 단일막구조로 형성할 수 있도록 함으로써, 단순한 공정으로 텅스텐 비트라인을 형성할 수 있는 방법에 관한 것이다.
도 1 내지 도 3에 종래 기술에 따른 텅스텐 비트라인 형성방법을 설명하기 위한 단면도들이 도시되어 있다.
우선, 도 1에 도시된 바와 같이 소자분리막(2) 및 게이트산화막(3)이 형성된 반도체기판(1) 상부에 텅스텐/텅스텐질화막(4), 하드마스크막(5), 게이트 씰링막(6) 및 스페이서(7)로 이루어진 게이트전극을 형성한 후, 상기 결과물 전면에 SEG막(8)을 형성한다.
이후, 도 2에 도시된 바와 같이 상기 SEG막(8)의 상부에 버퍼산화막(9) 및 티타늄막(10), 티타늄질화막(11)의 이중막으로 이루어진 배리어막을 차례로 형성한 후, 상기 티타늄질화막(11)의 상부에 텅스텐막(12)을 형성한다.
그리고, 상기 텅스텐막(12)의 상부에 텅스텐의 산화방지를 위해 캡핑막(13)을 형성한 후, 상기 캡핑막(13)의 상부에 하드마스크막(14)을 형성한다.
이때, 상기 캡핑막(13)은 질화막이고, 하드마스크막(14)은 산화막이다.
이후, 도 3에 도시된 바와 같이 비트라인 마스크를 이용한 식각공정을 실시하여 텅스텐 비트라인을 형성한다.
하지만, 상기와 같은 방법으로 텅스텐 비트라인을 형성하는 과정에서 상기 텅스텐막(12)의 상부에 캡핑막(13)으로 질화막을 형성할 때, 710℃의 고온에서 증착이 이루어지기 때문에 높은 열적버젯(budget)을 가지므로 캡핑막(13)의 상부에 반드시 하드마스크막(14)을 형성해야 하는 문제점이 있었다.
또한, 캡핑막(13)인 질화막이 텅스텐막(12)의 상부에 증착될 때 상기 질화막 내에 미세하게 존재하는 산소로 인해 텅스텐막(12)에 산화반응이 발생하여 질화막의 증착두께를 조절하기 어려운 문제점이 있었다.
또한, 질화막을 증착하기 위해서 텅스텐막(12)까지 형성된 웨이퍼를 반응로 내에 넣을 때, 상기 텅스텐막(12)의 계면이 노출된 상태여서 다량으로 넣지 못하기 때문에 장비사용의 효율성이 떨어지는 문제점이 있었고, 반응로 내에 소량 존재하는 산소와 텅스텐막(12)이 반응하여 표면의 일부가 떨어져나가면서 텅스텐막(12)이 손상되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 창안된 본 발명의 목적은 텅스텐 비트라인 형성 시, 텅스텐막의 산화를 방지하기 위해 텅스텐막의 상부에 형성하는 캡핑막과 하드마스크막을 폴리실리콘막을 이용한 단일막구조로 형성할 수 있도록 함으로써, 단순한 공정으로 텅스텐 비트라인을 형성할 수 있는 텅스텐 비트라인 형성방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 소자분리막 및 게이트산화막이 형성된 반도체기판 상부에 텅스텐/텅스텐질화막, 하드마스크막, 게이트 씰링막 및 스페이서로 이루어진 게이트전극을 형성한 후, 상기 결과물 전면에 SEG막을 형성하는 단계와; 상기 SEG막의 상부에 버퍼산화막, 티타늄막 및 티타늄질화막의 이중막으로 이루어진 배리어막을 차례로 형성한 후, 상기 티타늄질화막의 상부에 텅스텐막을 형성하는 단계와; 상기 텅스텐막의 상부에 언도프트 폴리실리콘막을 형성한 후, 비트라인 형성용 마스크를 이용한 식각공정을 실시하여 텅스텐 비트라인을 형성하는 단계; 를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다. 또한, 본 실시예는 발명의 권리범위를 제한하는 것이 아니고, 단지 예시로 제시된 것이다.
도 4 내지 도 6은 본 발명에 다른 텅스텐 비트라인 형성방법을 설명하기 위해 도시된 단면도들이다.
우선, 도 4에 도시된 바와 같이 소자분리막(102) 및 게이트산화막(104)이 형성된 반도체기판(100) 상부에 텅스텐/텅스텐질화막(106), 하드마스크막(108), 게이트 씰링막(110) 및 스페이서(112)로 이루어진 게이트전극을 형성한 후, 상기 결과물 전면에 SEG막(114)을 형성한다.
이후, 상기 SEG막(114)의 상부에 버퍼산화막(116), 티타늄막(118) 및 티타늄질화막(120)의 이중막으로 이루어진 배리어막을 차례로 형성한 후, 상기 티타늄질화막(120)의 상부에 텅스텐막(122)을 형성한다.
이때, 상기 티타늄막(118)은 PVD방식 또는 CVD방식 중 어느 하나를 이용하여 200Å의 두께로 형성하고, 상기 티타늄질화막(120)은 PVD방식 또는 CVD방식 중 어느 하나를 이용하여 300Å의 두께로 형성한다.
그리고, 상기 텅스텐막(122)은 PVD방식 또는 CVD방식 중 어느 하나를 이용하여 1000Å 이하의 두께로 형성한다.
이후, 상기 텅스텐막(122)의 상부에 언도프트 폴리실리콘막(124)을 형성하는데, 상기 언도프트 폴리실리콘막(124)은 실리콘소스로는 SiH4가스를 이용하여 핫월퍼니스 LPCVD(Hot wall furnace LPCVD)방식, 쿨월싱글챔버 CVD(Cool wall single chamber CVD)방식, AVD방식 중 어느 하나를 이용하여 2000~7000Å의 두께로 형성한다.
그리고, 상기 언도프트 폴리실리콘막(124)은 510℃ 이하의 온도조건과 100mTorr~5Torr의 압력조건에서 형성되며, 증착 시 상기 SiH4가스의 유입량은 100 ~ 1000sccm로 한다.
이때, 상기 언도프트 폴리실리콘막(124)을 ALD방식을 이용하여 형성할 경우, SiH4가스는 열에너지를 이용하여 분해시키거나 50~500 watt 이하의 에너지를 가진 플라즈마를 이용하여 분해시키게 되는데, 상기 플라즈마는 N2 또는 NH3가스를 이용하여 발생시킨다.
이후, 도 6에 도시된 바와 같이 비트라인 형성용 마스크를 이용한 식각공정을 실시하여 텅스텐 비트라인을 형성한다.
상기한 바와 같이 본 발명은 텅스텐 비트라인 형성방법에 관한 것으로써, 텅스텐 비트라인 형성 시, 텅스텐막의 산화를 방지하기 위해 텅스텐막의 상부에 형성하는 캡핑막과 하드마스크막을 폴리실리콘막을 이용한 단일막구조로 형성할 수 있도록 함으로써, 단순한 공정으로 텅스텐 비트라인을 형성할 수 있는 이점이 있다.
또한, 언도프트 폴리실리콘막을 텅스텐막의 상부에 증착할 때, 그 온도가 510℃이하의 낮은 온도이므로 텅스텐막과 반응로 내의 미세한 산소가스와의 반응을 방지할 수 있는 효과가 있다.
Claims (11)
- 소자분리막 및 게이트산화막이 형성된 반도체기판 상부에 텅스텐/텅스텐질화막, 하드마스크막 및 스페이서로 이루어진 게이트전극을 형성한 후, 상기 결과물 전면에 SEG막을 형성하는 단계와;상기 SEG막의 상부에 버퍼산화막, 티타늄막 및 티타늄질화막의 이중막으로 이루어진 배리어막을 차례로 형성한 후, 상기 티타늄질화막의 상부에 텅스텐막을 형성하는 단계와;상기 텅스텐막의 상부에 언도프트 폴리실리콘막을 형성한 후, 비트라인 형성용 마스크를 이용한 식각공정을 실시하여 텅스텐 비트라인을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 1항에 있어서,상기 티타늄막은 PVD방식 또는 CVD방식 중 어느 하나를 이용하여 200Å의 두께로 형성하는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 1항에 있어서,상기 티타늄질화막은 PVD방식 또는 CVD방식 중 어느 하나를 이용하여 300Å 의 두께로 형성하는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 1항에 있어서,상기 텅스텐막은 PVD방식 또는 CVD방식 중 어느 하나를 이용하여 1000Å 이하의 두께로 형성하는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 1항에 있어서,상기 언도프트 폴리실리콘막은 핫월퍼니스 LPCVD방식, 쿨월싱글챔버 CVD방식, ALD방식 중 어느 하나를 이용하여 2000~7000Å의 두께로 형성하는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 1항에 있어서,상기 언도프트 폴리실리콘막의 실리콘소스로는 SiH4가스를 이용하는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 1항에 있어서,상기 언도프트 폴리실리콘막은 510℃ 이하의 온도조건과 100mTorr~5Torr의 압력조건에서 형성되는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 6항에 있어서,상기 언도프트 폴리실리콘막 증착 시, 상기 SiH4가스의 유입량은 100 ~ 1000sccm인 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 5항에 있어서,상기 ALD방식으로 상기 언도프트 폴리실리콘막을 형성 시, SiH4가스를 열에너지를 이용하여 분해시키는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 5항에 있어서,상기 ALD방식으로 상기 언도프트 폴리실리콘막을 형성 시, SiH4가스를 50~500 watt 이하의 에너지를 가진 플라즈마를 이용하여 분해시키는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
- 제 10항에 있어서,상기 플라즈마는 N2 또는 NH3가스를 이용하여 발생시키는 것을 특징으로 하는 텅스텐 비트라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043945A KR100687853B1 (ko) | 2000-07-29 | 2000-07-29 | 텅스텐 비트라인 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043945A KR100687853B1 (ko) | 2000-07-29 | 2000-07-29 | 텅스텐 비트라인 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020010296A KR20020010296A (ko) | 2002-02-04 |
| KR100687853B1 true KR100687853B1 (ko) | 2007-02-27 |
Family
ID=19680728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000043945A KR100687853B1 (ko) | 2000-07-29 | 2000-07-29 | 텅스텐 비트라인 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100687853B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7572704B2 (en) | 2006-12-27 | 2009-08-11 | Hynix Semiconductor Inc. | Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same |
| KR100842764B1 (ko) * | 2006-12-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법 |
-
2000
- 2000-07-29 KR KR1020000043945A patent/KR100687853B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020010296A (ko) | 2002-02-04 |
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