KR100686992B1

KR100686992B1 - 프라임 팩터 알고리즘을 사용한 최적화된 이산 푸리에변환 방법 및 장치

Info

Publication number: KR100686992B1
Application number: KR1020047016242A
Authority: KR
Inventors: 부처트라이언사무엘; 샤리어쉐리프엠; 베커피터
Original assignee: 인터디지탈 테크날러지 코포레이션
Priority date: 2002-04-11
Filing date: 2003-04-10
Publication date: 2007-02-27
Also published as: US7720897B2; EP1493098A4; KR20040097339A; CN101149730B; JP2005522804A; WO2003102809A1; US6704760B2; HK1074269A1; CN101149730A; JP4163178B2; US20060184598A1; US20030195911A1; AU2003237804A1; EP1493098A1; CN100346336C; KR20050098967A; US7028064B2; CN1647066A; NO20044880L; US20040162867A1

Abstract

본 발명은 CDMA 수신기에 의해 수신된 선택된 수 P 개의 미드앰블 칩 값들 상에서 프라임 팩터 알고리즘(PFA)을 사용하여 DFT 처리하기 위한 장치 및 방법에 관한 것으로, P는 복수의 M 개의 상대적인 프라임 팩터들 F를 갖는 것이고, DFT 프로세스는 M 개의 연속적인 F-포인트 DFT 프로세스들로 분할된다. P개의 데이터 값은 단일한 입력 포트 메모리(501)로부터 검색되고, 병렬 레지스터들(504, 505)에 저장된 관련 트위들 팩터들을 가지고 팩터링하는 것을 최적화하기 위하여, 병렬 캐시들(502, 503)로 제어기(560)에 의해 선택적으로 치환된다. 치환된 입력들은 둘 이상의 병렬 PFA 회로(520, 521) 내의 팩터로 포함되고, 이 회로들은 임의의 사이즈의 F-포인트 DFT를 수용하도록 정렬된 가산기들 및 승산기들을 포함한다. PFA 회로의 출력들은 후속적인 DFT 사이클들 동안 메모리로 전달되는 값들의 출력 치환을 준비하기 위해, 통합 회로(531 내지 538, 541 내지 548)에 의해 처리된다.

Description

프라임 팩터 알고리즘을 사용한 최적화된 이산 푸리에 변환 방법 및 장치{OPTIMISED DISCRETE FOURIER TRANSFORM METHOD AND APPARATUS USING PRIME FACTOR ALGORITHM}

본 발명은 일반적으로 이산 푸리에 변환(discrete fourier transform, DFT)에 관한 것이고, 보다 상세하게는 DFT 요소들의 프라임 팩터 알고리즘(prime factor algorithm) 구현을 사용한 장치 및 방법에 관한 것이다.

기지국과 사용자 장비(UE) 사이의 CDMA 무선 통신에 있어서, 채널 추정이 CDMA 타임 슬롯의 미드앰블 섹션 상에서 실행된다. 시스템 버스트 타입에 따라서, 통상적인 CDMA 미드앰블에 대한 주기 길이 L_m 는 256 또는 512 칩이다. 그러나 채널 추정을 방해하는 미드앰블로의 인접 데이터 버스트 데이터의 잠재적인 유출을 막기 위해, 192 또는 456 칩과 같은, 채널 추정을 위해 디지털로 처리되는 미드앰블의 일부 P가 조정된다.

이산 푸리에 변환(DFT)은 수학식 1에 의해 규정되는, 이산 시간 영역으로부터 이산 주파수 영역으로 입력 신호를 변환하는 공지된 수학적 도구이다 :

[수학식 1]

여기서,

는 각각 실수부와 허수부, cos(2πnk/N)와 sin(2πnk/N)를 가진 트위들 팩터(twiddle factor)이다.

N 포인트들이 DFT를 사용하여 처리되는 경우, 프로세싱을 완료하기 위해 필요한 동작들의 수는 N² 차수이다. N 포인트들을 가진 디지털 신호를 처리하기 위한 래딕스 2 고속 푸리에 변환(radix 2 Fast Fourier Transform, FFT)을 사용하면, 동작의 수가 N log(N) 차로 현격하게 감소한다. 그러나, P = 192 또는 456 인 경우와 같이, 처리되는 N 포인트들이 2^N (래딕스 2) 차가 아닌 경우, 입력이 제로(ZERO)로 채워져야만 하기 때문에, 더 빠른 래딕스 2 FFT 방법을 사용하는 경우 문제가 있다. 인위적으로 제로들을 입력 신호에 부가함으로써, 프로세싱이 신호를 올바르게 나타내지 않는 값들의 세트로 실행되기 때문에, 더 근사치가 될 수 있다.

해법은 P의 프라임 팩터에 기반한 더 작은 매트릭스 크기를 사용함으로써 디지털 신호 프로세싱을 분해하는 것인데, 이는 FFT 방법에 더 가까운 매우 적은 동작들을 사용하여 DFT의 정확도를 누릴 수 있는 방법이다.

메모리 하드웨어 공간을 최소화하는 것이 CDMA 수신기의 주요 관심사이다. 복수의 병렬 입/출력 포트들을 통해 동작 효율의 장점을 얻는 것보다는, 단일 또는 듀얼 포트 메모리와 같은 감소된 수의 포트를 구비한 메모리가 통상 사용된다. 데이터 포인트들이 제한된 입/출력(I/O) 포트를 가지고, 복수의 어드레스들을 거쳐 저장되는 경우에, 하드웨어는 데이터 프로세싱에 대해 제한적인 팩터가 되고, 계산을 실행하기 위해 데이터를 검색하는 것은 반복적인 메모리 액세스를 요구할 수 있으므로, 비효율적이다. 그러므로, DFT 프로세스 동안에, 제한된 액세스 제약 하에서 최소의 하드웨어를 가지고, 적은 량의 검색을 하기 위해 하나의 데이터 조각 상에서 가능한 많은 동작들을 실행하는 것이 바람직하다.

CDMA 수신기에 의해 수신된 미드앰블 칩 값들의 선택된 수 P에서 프라임 팩터 알고리즘(prime factor algorithm, PFA)을 사용하는 DFT 프로세싱을 위한 장치 및 방법으로서 여기서 P는 상대적인 복수의 M의 프라임 팩터들 F를 가진 것으로, DFT 프로세스는 M개의 연속적인 F-포인트 DFT 프로세스들로 나뉘어 진다. 각 F-포인트 DFT 동안, P 데이터 값들이 단일 포트 메모리로부터 검색되어 지고, 병렬 레지스터들에 저장된 관련 트위들 팩터들을 가지고 팩터링을 최적화하기 위해, 제어기에 의해 병렬 캐시들로 선택적으로 치환된다. 치환된 입력들은 임의의 사이즈의 F-포인트 DFT를 수용하도록 조정되는 가산기들(Adders) 및 승산기(Multiplier)를 포함하는 둘 이상의 병렬 PFA 회로들의 팩터로 포함된다. PFA 회로들의 출력들은 메모리로 보내지는 값들의 출력 치환을 준비하는 통합 회로에 의해 처리된다. 일단 모든 P 값들이 제1 M DFT 사이클 동안 처리되면, 그 프로세스는 잔여 F 값들을 사용하여 잔여 M 사이클 동안 반복된다. 트위들 팩터들의 고유 대칭을 이용한 입력 치환에 의해, 동작들 및 하드웨어가 최소화된다.

도 1은 DFT를 포함한 채널 추정 프로세스의 블록 다이어그램이다.

도 2a는 포인트 N0 내지 N7에 대한 8-포인트 DFT를 위한 각도 분할을 도시한다.

도 2b는 트위들 세트 0 내지 7 및 포인트 N0 내지 N7에 대한 8-포인트 DFT를 위한 실수 및 허수 트위들 팩터를 나타낸다.

도 2c는 8-포인트 DFT 프로세스의 실수 및 허수부에 대한 최적화된 팩터링 수학식들을 나타낸다.

도 3a는 포인트 N0 내지 N18을 가지고 19-포인트 DFT에 대핸 각도 분할을 나타낸다.

도 3b는 트위들 세트들 0 내지 18 및 포인트 N0 내지 N18에 대한 실수 트위들 팩터를 나타낸다.

도 3c는 트위들 세트들 0 내지 18 및 포인트들 N0 내지 N18에 대한 허수 트위들 팩터들을 나타낸다.

도 3d는 19-포인트 DFT 프로세스의 실수 및 허수부에 대한 최적화된 팩터링 수학식을 나타낸다.

도 4a는 PFA를 사용한 456-포인트 DFT 프로세스에 대한 프로세스 흐름 다이어그램을 나타낸다.

도 4b는 PFA를 사용한 192-포인트 DFT 프로세스에 대한 프로세스 흐름 다이 어그램을 나타낸다.

도 5는 본 발명에 따라서, 개조된 DFT 프로세스를 실행하는데 사용되는 회로의 블록 다이어그램을 나타낸다.

도 6a는 도 5에 도시된 회로 내의 PFA 기능을 실행하는데 사용되는 회로의 블록 다이어그램이다.

도 6b는 도 6a에 도시된 회로의 다른 실시예를 도시한다.

도 7은 도 5에 도시된 회로의 다양한 단계들을 통한 8-포인트 DFT 에 대한 데이터 흐름의 타이밍을 도시한다.

여기서 설명되는 최적화된 DFT 프로세스는 신호 처리에 적합한 임의의 장치, 시스템 또는 프로세스에 의해 사용될 수 있다. 바람직한 어플리케이션이 통신 시스템 기지국 또는 UE에서, 채널 추정을 위한 최적화된 DFT들을 사용하고 있지만, 다른 DFT 어플리케이션(이에 제한되지 않고, 기지국 또는 UE 중 어느 하나에 있어서, 멀티-유저 검출을 포함함)에도 적용될 수 있다.

도 1은 멀티 유저 검출기(multiuser detector, MUD)를 사용하는, 기지국과 같은 CDMA 수신기에서 발견되는 채널 추정 프로세스의 블록 다이어그램을 도시한다. MUD는 복수의 사용자들의 통신을 위해 데이터를 추정하는데 사용된다. 초기화 소프트웨어(10)는 하나의 기지국으로부터 또 다른 기지국으로의 모든 핸드오프에서 실행된다. 초기화 동안, 각 복합 기본 미드앰블 코드의 이산 푸리에 변환(DFT)이 계산되고 저장된다. 복합 기본 미드앰블 코드(101)는 채널 추정을 실행하는 경우, 수신된 신호의 비교를 위해 참조로써 사용되는 미리 예정된 이상적인 미드앰블들을 나타낸다. 미드앰블(101) 값들은 역순으로, 처리될 포인트들의 수를 나타내는 값 P에 의해 곱해지는 블록(102)[메모리에 저장된 DFT 블록(103)]을 통해 전달되고, 출력의 역수(105)가 개시 프로세스를 완료하기 위해 계산된다.

수신된 통신 버스트(106)는 도 1에 도시된 알고리즘(20)에 의해 처리된다. 도 1에 도시된 바와 같이, 수신된 신호의 미드앰블의 값들의 수는, 길이 L_m에 의해 나타내지고, 추정 프로세스 동안 동작되는 값들의 일부 P로 감소된다. 미드앰블의 부분 P는 함수 (P ×IDFT)를 실행하는 블록(110)에 의해 수신되고, 여기서 IDFT는 역(inverse) DFT 프로세스를 나타낸다. 복합 공액(conjugate) 동작들(107, 108)은 DFT(109) 이전의 미드앰블 값들의 DFT에서 실행되며, DFT(109)를 따라서, 개별적으로 역 DFT(110)을 생성한다. DFT(112)는 결합 채널 응답(113)을 공급하기 위해 개시(10) 결과들 및 미드앰블 처리(20) 결과들의 곱으로 실행된다. 이러한 전체 프로세스가 수학식 2로 나타난다.

[수학식 2]

여기서

는 수신된 복합 공액 미드앰블 신호 R_i의 DFT로서,

[수학식 3] 이고,

는 혼합 기본 미드앰블 코드 m_i 의 DFT로서,

[수학식 4] 이다.

여기서 설명되는 DFT 최적화는 도 1에 도시되는 바와 같이, DFT 블록들(109, 112)로 치환된다. 본 발명에 따른 DFT 로의 최적화의 제1 형태는 프라임 팩터 알고리즘(PFA)을 사용한 더 빠른 프라임 넘버 계산을 사용함으로써 프로세싱을 가속하는 것이다. PFA는 처리된 값들 P가 또 다른 것에 상대적인 프라임인 팩터들 F에 의해 분할 가능한 경우, 사용될 수 있다. 이 알고리즘은 P/F 번 반복된 별개의 치환들 동안 별개의 모듈들로 분할된다. 예컨대, P = 456 인 경우, 3 개의 가능한 프라임 팩터들은 F1 = 3, F2 = 8 그리고 F3 = 19 이며, 여기서 3 ×8 ×19 = 456 이다. 제1 모듈 M1에서, 3 포인트 DFT는 8 ×9 = 152 번 반복되며 ; 제2 모듈 M2에서, 8-포인트 DFT가 3 ×19 = 57 되고 ; 제3 모듈 M3에서, 19-포인트 DFT가 3 ×8 = 24 번 반복된다. 따라서, 값 P = 456 인 경우, (3×152)+(8×57)+(19×24)=1368이고 이것은 P² = 207,936보다 매우 작기 때문에, PFA를 사용하는 것은 동작들의 수를 감축함으로써 DFT 프로세스를 최적화하게 된다.

DFT 최적화의 제2 형태는 통상 트위들 팩터들 및 트위들 세트들을 가진 DFT 의 N 포인트를 정렬함으로써 얻어진다. 도 2a에 도시된 바와 같이, 8-포인트 DFT에 대한 각도 분할은 포인트 N1 및 N7, N2 및 N6, 및 N3 및 N5 사이의 주목할 만한 각도 대칭을 갖는다. 각 DFT 출력은 트위들 팩터 세트 행(column) 벡터에 의해 곱해지는 입력 열(row) 벡터로 간주된다. 이러한 트위들 벡터들은 더 적은 곱셈을 요구함으로써 DFT를 최적화하는 트위들간(inter-twiddle) 세트 및 트위들내(intra-twiddle) 세트 대칭을 모두 갖는다. 트위들내(intra-twiddle) 팩터 세트 대칭이 도 2b에 나타나 있는데, 여기서 포인트 N3 및 N5, N2 및 N6, 및 N1 및 N7에 대한 행들은 그들의 각도 관계로 인한 대칭을 갖는다. 유사하게, 포인트 N5, N6 및 N7에 대한 행들 내의 값들이 각각 포인트 N3, N2 및 N1에 대한 행들 내의 값들의 음수라는 것을 제외하고, 허수 트위들 팩터들에 대한 대칭이 존재한다. 트위들(inter-twiddle) 팩터 세트 대칭이 트위들 세트들 3 및 5, 2 및 6, 그리고 1 및 7에 대한 도 2b의 실수 트위들 팩터들에 대해 도시된다. 세트들(5, 6, 7)이 세트들(3, 2, 1)의 반대 부호라는 것을 제외하고, 허수 트위들 팩터들에 대해 동일한 세트들은 대칭이다. 이러한 대칭을 이용하여, 도 2c는 신호의 실수 및 허수부에 대한 DFT 계산들의 감소된 수를 나타내며, 여기서, cos(k_i) 및 sin(k_i)는 실수 및 허수 트위들 팩터를 나타내며, X_R(0....7)은 8 포인트 DFT의 포인트들 N0 내지 N7에 대한 실수 값을 나타내고, X_I(0...7)는 허수 값을 나타낸다. 도 2c에 도시된 바와 같이, 5개의 트위들 팩터들 cos(k₀) 내지 cos(k₄) 및 4개의 트위들 팩터들 sin(k₁) 내지 sin(k₄) 가 존재한다. 이러한 방식으로 공통 트위들 팩터들을 가진 값 X_R , X_I을 정렬함으로써, 동작들의 수의 대략 절반이 실행될 필요가 있는데, 그렇지 않으면, k₀ 내지 k₇ 에 대한 트위들 세트들을 처리될 것이기 때문이다. 그러므로, 4 ×속도 향상이 트위들(inter-twiddle) 세트 및 트위들내(intra-twiddle) 세트 최적화 모두를 사용함으로써 실현된다.

도 3a, 3b, 3c 및 3d는 19 포인트 DFT에 관한 것으로, 도 2a, 2b 및 2c에서 도시된 8-포인트 DFT와 유사하다. 오직 포인트 N0이 잔여 18 포인트들 중 임의의 포인트와 대칭되지 않는 홀수-사이즈 19-포인트 DFT를 주목해야 한다. 이것은 2 개의 비대칭 포인트, N0 및 N4를 가진, 짝수 사이즈 8-포인트 DFT와 달리, 홀수 사이즈 DFT는 오직 하나의 비대칭 포인트 및 실행되도록 설정된 하나의 적은 여분의 계산을 가지고 추가적인 효율을 제공한다. 도 3b 및 3c에 도시된 바와 같이, 트위들 세트(1 내지 9)는 잔여 트위들 세트들(10 내지 18)을 나타낸다. 또한, DFT 포인트 N1 내지 N9에 대한 9개의 행들은 포인트 N10 내지 N18에 대한 행들과 대칭되고, 후자 세트를 계산을 위한 계수로써의 저장을 위해 중복되고 불필요한 것이 되게 한다. 도 3d로 돌아가서, 19 포인트 DFT의 입력을 위한 최적화된 세트가 도시되어 있는데, 여기서 실수 트위들 팩터들 cos(k_i)는 19개의 최적화되지 않은 세트로부터 10개의 감소된 세트이고, 허수 트위들 팩터들 sin(k_i)은 9개의 세트로 감소된다. sin(k₀) = 0이기 때문에, 9개의 허수 트위들 팩터들을 남겨두고, 이 트위들 팩터는 생략된다.

도 2c 및 3d에 8-포인트 및 19-포인트 DFT들에 대해 도시된 바와 같이, 동작들의 효과적인 그룹핑은 일반적으로 다음과 같이 설명된다 :

[수학식 5, 6]

홀수 P에 대해 :

[수학식 7, 8]

짝수 P에 대해 :

이다.

도 5는 개조된 DFT 프로세스를 위한 회로의 블록 다이어그램을 도시한다. 블록(501)은 미드앰블 칩들의 부분 P를 저장하는데 사용되는 메모리를 나타낸다. 제어기(560), 바람직하게는 어떤 F-포인트 DFT 모듈이 현재 사용되고 있는지에 따라서, 메모리 인에이블은 선택적으로 P 값의 세트를 처리한다. 이것은 MUX(멀티플렉서, 561)에 의해 발생하는데, 이 MUX는 P 값을 메모리(501)로부터 검색하고, 이 P 값을 다음 단계로 분배한다. 단계(1 및 2) 사이에서, P 값의 세트가 N 그룹 내에서 처리되며(여기서 N = F 임), 후속적으로 포트들(562, 563)을 통해, 메모리 캐시(502 및 503)(바람직하게는 RAM)로 전송된다. 캐시들(502, 503)은 칩 값들을 입력 레지스터들(572, 573)로 회수하여, 그것들을 출력 레지스터들(582, 583)로부터의 단계(3)에서의 입력 치환으로써 분배하고, 동시에 미리 예정된 트위들 팩터들을 메모리(504, 505)(바람직하게는 ROM)에 저장하며, 이전에 언급했던 병렬 효과를 사용하여 최적화된 DFT 기능을 공급한다. 트위들 값들은 단계(3)에서, 출력 레지스터들(574, 575)로부터 분배된다.

개조된 DFT를 위한 이러한 치환은 일반적으로 수학식(9 및 10)으로 표현된다.

[수학식 9]

입력 어드레스 = (n1^*T1^*F + n2^*F')Mod(입력 데이터 사이즈)

[수학식 10]

출력 어드레스 = (n1^*T1^*F + n2^*T2^*F')Mod(입력 데이터 사이즈)

여기서,

F = DFT 사이트로써 사용되는 팩터

F' = DFT 반복의 수(입력 데이터 사이즈/DFT 사이즈)

T1은 F^*T1 Mod F' = 1 인 경우 해결됨

T2는 F'^*T2 Mod F = 1 인 경우 해결됨

각 새로운 DFT에 대해 n1 = 1 에서 F'로 증가시킴

각 DFT의 포인트들을 통해 n2 = 1 에서 F로 증가시킴

이 계산은 데이터 사이즈의 각 팩터 F에 대해 개별적으로 실행된다. 3, 8 및 19 포인트 DFT들의 3 개의 모듈들로 분할되는 456 입력 데이터 프로세스에 대하여, 위의 변수들은 :

F = 3, 8, 또는 19

F' = 456/3, 456/8, 또는 456/19

n1 = 1 에서 152, 1 에서 57, 또는 1 에서 24

n2 = 1 에서 3, 1 에서 8, 또는 1 에서 19

도 5로 돌아가서, PFA 회로들(520, 521)이 F-포인트 DFT 프로세싱을 실행하기 위하여, 입력 레지스터(506 내지 511)는 단계(4)에서 입력 치환을 수신한다. 2 개의 병렬 PFA 회로들(520, 521)을 사용함으로서, 2개의 트위들 레지스터들(504, 505)과 직렬로, 이 개조된 DFT 프로세스는 통상의 DFT 프로세스의 성능을 두배로 향상시킨다. 가산기들(Adders)(531 내지 538)은 단일한 트위들 세트에 대한 PFA 회로(520, 521) 출력의 구동 합산을 실행하기 위해 레지스터들(541 내지 548)과 결합하여 작동한다. 일단 단일한 트위들 세트에 대한 동작과 관련된 합산이 단계(5)에서 완료되면, 그 결과는 단계(6)에서 대응 출력 레지스터(551 내지 558)로 전달된다. 레지스터(565)는 단계(7)에서 단일 포트를 통해 메모리(501)로 전달되도록 PFA 출력들(599)을 저장한다.

도 4a는 도 1의 DFT 블록들(109, 112)에 의해 실행되는 경우, PFA를 사용한 456 포인트 DFT의 전체 프로세스에 대한 흐름도를 도시한다. 프로세스(401)에서, 수신된 미드앰블 칩 값들은 메모리로부터 한번에 하나의 값을 검색하고, 임시 메모리 출력 레지스터(561)로 로드하고, 그 뒤 2개의 단일 포트 데이터 개시 입력 레지스터들(572, 573)로 로드한다. 프로세스(402)에서 다음으로, 8-포인트 DFT에 대한 입력 치환이, 레지스터들(574, 575)에 저장된 미리 예정된 트위들 팩터들을 입력 포트들(508, 511)로, 도 2c에 도시된 바와 같은 최적화된 팩터링을 달성하는 시퀀스로 검색함으로써 실행된다. 동시에, 칩 값들이 데이터 캐시 출력 레지스터들(582, 583)로부터, PFA 회로들(520, 521)의 PFA 회로 입력 포트 레지스터들(506, 507, 509, 510)로 전달되는데, 이것들은 트위들 팩터 입력 포트 레지스터들(506, 511)에 병렬이다.

프로세스(403)에 있어서, 각 PFA 회로(520, 521)는 DFT의 비대칭적인 포인트들(예컨대, 8-포인트 DFT를 위한 N0)과 관련된, 대칭적인 포인트의 쌍들(예컨대, 8-포인트 DFT를 위한 N1 및 N7)을 위한 후속적인 동작들의 세트를 실행한다. 2개의 PFA 회로들을 사용한 8-포인트 DFT를 위하여, 456 값들 N0 내지 N7 중 처음의 8개의 값이 동작들의 3개의 세트들에 의해 처리된다. 제1 동작 세트에서, PFA 회로(520)는, 포인트들 N0 내지 N7에 대한 트위들 세트(1) 상에서 동작하는 PFA 회로(521)와 함께 동시에 포인트들 N0 내지 N7에 대한 트위들 세트(0) 상에서 동작한다. 일단 합산들이 완료되고, 출력 레지스터들(551 내지 558)로 전달되면, 동작들 의 다음 세트가 PFA 회로들(520, 521)에 의해 개별적으로 트위들 세트들(2 및 3) 상에서 실행되고, 그 결과들이 후속적으로 합산되어 프로세스(404 및 405)에 의해 더 처리된다. 마지막 동작 세트는 PFA 회로(520)에 의해 트위들 세트(4) 상에서 실행된다. 이러한 3 개의 동작 세트들은 456 포인트들의 처음의 8개 상의 PFA 회로에 의한 57번의 반복 DFT 운영들의 처음을 함께 형성한다.

프로세스(404)는 메모리 입력 레지스터(565)가 8-포인 DFT에 대한 적당한 시퀀스로 출력 값들을 수신하도록 하기 위해, 도 5의 단계(6)에서 저장된 출력들에 대한 출력 치환을 실행한다. 프로세스(405)에서, 치환된 출력은 임시적으로 레지스터(565)에 저장되고, 메모리 내의 456 위치들은 8-포인트 DFT에 의해 공급된 PFA 출력 값들(599)의 새로운 세트와 함께 업데이트된다.

프로세스들(402 내지 405)이 F-포인트 DFT의 하나의 사이클 내에서 개별적인 동작 세트들에 대해 동시에 발생한다는 것을 주목해야 한다.

프로세스(406 내지 410)들은 19-포인트 DFT에 대해 프로세스(401 내지 405)를 반복하고, 마찬가지로 프로세스들(411 내지 415)은 3-포인트 DFT에 대해 동일한 세트의 프로세스들을 반복한다. 프로세스(415)에서 메모리에 저장된 마지막 출력 치환은 3개의 분리된 F-포인트 DFT들에 의해 공급된 결과를 나타내고, 단일한 456-포인트 DFT가 달성한 결과와 동일하다. 3개의 F-포인트 DFT들이 실행되는 시퀀스를 변경함으로써 동일한 결과가 얻어진다는 점에 주목해야 한다.

유사하게, PFA를 사용한 192-포인트 DFT는 도 4b의 프로세스들(451 내지 460)에 의해 나타난 바와 같이, 64-포인트 DFT의 3개의 사이클에 의해 후속되는 3- 포인트 DFT의 64 사이클에 의해 실행될 수 있다. 또한, 프로세스들(456 내지 460)에서 64-포인트 DFT가 동일한 결과들을 달성하는 프로세스들(451 내지 455)에서 나타난 3-포인트 DFT 이전에 실행될 수 있다.

도 6a는 실수 및 허수 데이터 신호 처리를 포함하는, PFA 회로들(520, 521)에 대한 상세한 설명을 보여주고 있다. 실수 트위들 값들(601) 및 허수 트위들 값들(604)은 레지스터(508)로부터 구해진다. 유사하게, 레지스터들(506, 507)로부터 F-포인트 값들의 실수부 및 허수부가 PFA 엔진(520)에 의한 처리를 위한 2 개의 입력 경로들로 분리된다. 멀티플렉서들(607, 608, 609 및 610)들은 PFA 엔진으로의 실수 및 허수 값들의 시퀀스를 제어하는데 사용되는데, 이 엔진은 복소수 공액 함수가 실행되도록 한다.

도 2c로 돌아가서, 행 A 및 B는 DFT 프로세스의 실수부에 대한 표현들을 포함하여, 가산기(611) 및 승산기(615)는 행 A 내에 표현들을 제공하고, 감산기(612) 및 승산기(616)는 행 B에 대한 표현들을 제공한다. 8-포인트 DFT에 대하여, 오직 가산기(621)만이 행들 A 및 B의 각 열에 대한 추가적인 동작을 실행하도록 요구된다. 가산기(531) 및 레지스터(541)가 행들 A 및 B의 각 열을 후속적으로 더하도록 사용된다. 일단 행들 A 및 B에 대한 모든 표현들이 합산되었다면, 제어기(560)는 바람직하게는 출력 레지스터(551)에 대한 기록 인에이블을 실행한다. MUX(632)는 레지스터(551 및 553)로부터 메모리 레지스터(565)로 출력을 제어할 목적으로 제공되고, 복소수 공액(108)이 실행되도록 한다. 출력 레지스터(552)는 감산기(622), 가산기(532) 및, 다른 F-포인트 DFT 계산들을 위한 레지스터(542, 552)에 의해 제 공되는 DFT 표현들의 선택적인 병력 처리로부터의 결과를 저장하고, 양 및 음의 트위들 팩터들로 된 다양성에 기인하여, 행들 A 및 B 사이의 뺄셈이 요구될 수 있다. 도 2c의 행 C 및 D에 나타난 허수 표현들이 감산기(613), 가산기(614), 승산기(617 및 618), 감산기(623), 가산기(533), 및 레지스터들(543, 553)에 의해 유사하게 계산된다. 허수부의 이러한 특정한 F-포인트 DFT 계산에 대하여, 가산기(624 및 534), 및 레지스터(544, 554)가 요구되지 않고, F의 어떤 다른 값에 대해 사용될 수 있다.

도 6b는 도 6a에 도시된 PFA 회로에 대한 또 다른 실시예를 보여주는데, 여기서 추가적인 병렬 가산기들이 양/음 트위들 값 변화에 의해 요구되는 동시적인 동작들을 선택적으로 더 허용하도록 승산기(615 내지 618)의 다운스트림(downstream)으로 사용된다. 동작들(651 내지 654)은 DFT의 실수부를 위한 오퍼레이터(621, 622)를 대신하여 사용된다. 오퍼레이터(731 내지 734)는 가산기(531, 532)에 대응하고, 덧셈 또는 뺄셈 동작들 중 어느 하나를 허용한다. 레지스터(741 내지 744) 및 출력 레지스터들(751 내지 754)을 더하는 단계는 DFT 결과를 실수 출력 MUX(632)에 전달하는 제어기(560)에 의해 유사하게 제어된다. 동일하게, DFT 동작의 허수부에 대하여, 도 6b에 도시된 바와 같이, 가산기 요소들의 4개의 병렬 세트들이 도 6a에 도시된 가산기의 2개의 병렬 세트들을 대신하여 사용된다. 가산기 요소들(655 내지 658) 및 (735 내지 738)은 승산기들(617 내지 618)로부터의 DFT 팩터 출력 상에서 덧셈 또는 뺄셈 중 어느 하나를 실행할 수 있다. 레지스터들(745 내지 748) 및 출력 레지스터(755 내지 758)를 더하는 단계는 DFT 결과들을 허수 출 력 MUX(634)로 전달하기 위한 가산기 레지스터들(543, 544) 및 출력 레지스터들(553, 554)과 동일한 기능을 실행한다.

도 7은 도 5의 단계들(1 내지 7)을 통하여 8-포인트 DFT에 대한 값들의 처리를 위한 타이밍 시퀀스를 도시한다. 단계(1)에서, 처음의 8개의 값들이 레지스터(561)로의 단일 포트를 통해, 클럭 펄스 당 하나의 값으로, 메모리(501)로부터 검색된다. 단계(2)에서, 데이터 캐시 입력 레지스터(572)는 단계(1)로부터의 하나의 클럭 펄스에 의해 지연되는 포인트 N0 내지 N4에 대한 처음의 5개의 값들을 수신한다. 캐시 입력 레지스터(573)는 단계(1)에 관하여, 하나의 클럭 펄스에 의해 또한 지연되는 포인트들 N5 내지 N7에 대한 마지막 3개의 값들을 수신한다. 클럭 펄스들(10 내지 15)로부터의 단계(3 및 4)에서, 데이터 캐시 출력 레지스터들(582, 583), 트위들 레지스터들(574, 575), 및 PFA 회로 입력 포트들(506 내지 511) 사이에서, 입력 치환이 트위들 세트들 0 및 1과 함께 포인트 N0 내지 N7에 대해 도시된다. 도 7에 도시된 바와 같이, 각 DFT 포인트 값이 트위들 세트 내의 대응 트위들 팩터와 함께 전달된다. 또한, 2개의 트위들 레지스터들(574 및 575)을 사용함으로써, 2개의 트위들 세트가 각 클럭 펄스 동안 치환될 수 있다. N1 및 N7과 같은, 대칭 DFT 포인트들에 대하여, 값들의 각 대칭 쌍들이 그 공통 트위들 포인트와 함께 치환되는 경우에, 이전에 설명한 최적화가 각 클럭 펄스에 대해 도시된다.

단계(4)의 하나의 클럭 펄스 후인 단계(5)에서, PFA 회로들(520, 521)의 출력이 레지스터들(541, 545 및 546)에 의해 수신된다. 그 사이클의 마지막 DFT 동작이 수신되고(단계 4, 클러 펄스 15로부터) 더해지는 제5 펄스(클럭 펄스 16) 때까 지, 각 후속적인 펄스와 함께, 가산기들(531, 535 및 536)이 PFA 회로 출력을, 가산기 레지스터들(541, 545, 546)에 의해 저장된 이전의 PFA 회로 출력에 더하는 단계를 실행한다. 단계(6)에서 다음으로, 가산기 레지스터들(541, 545, 및 546)로부터 합산된 값들 각각이 단일 클럭 펄스로, 출력 레지스터들(551, 555, 556)로 전달되는데, 여기서 이러한 값들은, 메모리 입력 레지스터(565)가 메모리(501)로 클럭 펄스 당 하나의 속도로 각 값을 전달할 때까지, 유지된다.

그러므로, 클럭 펄스(21)에서, DFT 포인트들 N0 내지 N7의 제1 세트는 제1 2개의 트위들 세트들 0 및 1과 함께 처리된다. 반면에, 각 단계에서, 포인트들 N0 내지 N7이 클럭 펄스들의 각각의 세트와 함께 다음 2개의 트위들 세트를 가지고 처리된다. 예컨대, 단계(3)에서, 트위들 세트들 0 및 1은 클럭 펄스들(10 내지 14) 동안 처리되고 ; 트위들 세트들 2 및 3은 펄스들(15 내지 19) 동안 처리되며, 트위들 세트(4)는 펄스들(20 내지 24) 동안 처리된다. 제1 풀(full) DFT 사이클은 클럭 펄스(31)에 의해 완료된다.

도 7의 어두운 영역은 제2 DFT 사이클 프로세스 타이밍을 나타내며, 메모리(501)로부터 검색된 8개의 DFT 포인트들 N8 내지 N15의 제2 세트와 함께 시작한다. 8-포인트 DFT 프로세스를 제1 사이클 동안 설명된 것과 동일한 형식으로 57 사이클들 동안 완료된다.

도 7에 도시된 DFT 프로세스의 타이밍은 일반적으로 임의의 F-포인트 DFT 프로세스에 대하여 대표되는 것이다.

Claims

복수의 상대적인 프라임 팩터들 N_i (여기서, i = 1 부터 M 까지인 것이고,
인 것임) 을 구비한, 선택된 수인 P 개의 데이터 값들을 DFT 프로세싱하기 위한 장치로서,

P 개의 데이터 값들을 저장하기 위한 메모리와;

선택된 수 K 의 그룹들의 데이터 값들을 프로세싱하기 위하여, 선택적으로 제어되는 DFT 프로세싱 회로를 포함하고,

상기 DFT 프로세싱 회로는,

모든 팩터들 N_i 의 DFT 프로세싱과 관련한 트위들(twiddle) 세트를 저장하기 위한 제1 및 제2 트위들 레지스터들과;

K 개의 데이터 값들의 각 그룹의 선택된 L 개의 값들(여기서, L ≥ K/2 임)을 수신하기 위한 제1 캐시와;

K 값들의 각 그룹의 K-L 개의 다른 데이터 값들을 수신하기 위한 제2 캐시로서, 상기 제2 캐시에서 수신된 상기 데이터 값들의 프로세싱은, 상기 제1 캐시에서 수신된 상기 데이터 값들의 일부와 대칭인 트위들 세트들을 구비하는 것인, 상기 제2 캐시와;

상기 제1 캐시 및 제2 캐시와, 상기 제1 트위들 레지스터로부터 수신된 K 개의 데이터 값 그룹들을 프로세싱하기 위한 제1 프라임 팩터 알고리즘(Prime Factor Algorithm, PFA) 회로와;

상기 제2 트위들 레지스터로부터의 트위들 세트들을 사용하여 상기 제1 PFA 회로와 협력하여 동일한 상기 K 개의 데이터 값 그룹들을 프로세싱하기 위한 제2 PFA 회로

를 포함하는 것인,

DFT 프로세싱용 장치.
제1항에 있어서, 데이터 값들의 K = N_i 및 P/N_i 그룹들이 각각의 반복 동안 프로세싱되도록, M 번의 연속적인 반복들 동안 상기 메모리로부터의 P 개의 데이터 값들을 각각의 팩터 N_i에 대해 하나씩 입력하기 위한 제어 회로를 더 포함하는 DFT 프로세싱용 장치.
제1항에 있어서, 상기 프로세싱된 데이터를 상기 메모리로 출력하는 출력 장치를 더 포함하고, 그로 인해 상기 저장된 P 데이터 값들의 각각의 연속적인 프로세싱은 이전 프로세싱의 반복으로부터 출력된 상기 값들을 프로세싱하는 것인, DFT 프로세싱용 장치.
제3항에 있어서, 제1 프로세싱의 반복 동안 K = N₁이고, 제2 프로세싱의 반복 동안, K = N₂ 이고, 제3 프로세싱의 반복 동안, K = N₃ 인 것인, DFT 프로세싱용 장치.
제4항에 있어서, P = 456, M = 3, N₁ = 8, N₂ = 19, 및 N₃ = 3 인 것인, DFT 프로세싱용 장치.
제4항에 있어서, P = 192, M = 2, N₁ = 3 및 N₂ = 64 인 것인, DFT 프로세싱용 장치.
제1항에 있어서, 상기 프로세싱 회로는 상기 프로세싱 회로에 의한 출력을 위하여, 상기 제1 회로 및 제2 PFA 회로의 출력들을 결합하기 위한 통합 회로(consolidation circuitry)를 포함하는 것인, DFT 프로세싱용 장치.
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