KR100684451B1 - 건식 식각을 이용한 반도체 제조 방법 - Google Patents

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Abstract

본 발명은 건식 식각을 이용한 패터닝시 패턴의 탑 부위에 둥근 모양의 프로파일을 형성하여 절연물의 보이드를 예방하는 방법에 관한 것이다.
본 발명의 하부 금속층, 상부 금속층 및 절연막이 형성된 기판 상부에 포토레지스트막을 도포하여 패터닝하는 단계; 상기 포토레지스트막으로 상기 절연막을 식각하는 단계 및 하부 금속층을 식각하는 단계를 포함하는 건식 식각을 이용한 반도체 제조 방법에 있어서, 상기 절연막의 식각은 CDE 기법에 CF4:O2 = 1:1.1의 유량 비로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 건식 식각을 이용한 반도체 제조 방법은 MIM IMD막에 보이드를 제거함으로써 디바이스의 전기적 특성인 열화를 방지하며, 보이드에 의한 습기 흡수를 방지하여 디바이스의 신뢰성을 향상시키는 효과가 있다.
MIM IMD, 보이드, CDE

Description

건식 식각을 이용한 반도체 제조 방법{Method for fabricating the semiconductor device with dry etch}
도 1은 종래기술에 의한 건식 식각에 의해 상부 금속층을 패터닝한 단면.
도 2는 종래기술에 의해 하부 금속층 패터닝 실시예.
도 3은 종래기술에 의해 하부 금속층 상에 발생한 보이드.
도 4는 본 발명에 의한 절연막 식각 단면.
도 5는 본 발명에 의한 식각이 발생하는 속도를 도시한 그래프.
도 6은 본 발명에 의해 완성된 절연막의 실시예.
도 7은 본 발명에 의한 하부 금속층 패터닝 실시예.
본 발명은 건식 식각을 이용한 반도체 제조 방법에 관한 것으로, 보다 자세하게는 건식 식각을 이용한 패터닝시 패턴의 탑 부위에 둥근 모양의 프로파일을 형성하여 절연물의 보이드를 예방하는 방법에 관한 것이다.
도 1은 종래기술에 의한 건식 식각에 의해 상부 금속층을 패터닝한 단면이다. 구리 배선을 이용한 소자 중 MIM(Metal Insulator Metal) 구조를 갖는 제품은 일반적으로 상부 금속층(100)과 절연막(110) 및 하부 금속층(120)으로 구성되어 있다. 상기 상부 금속층(100)과 하부 금속층(120)은 절연막(110)으로 분리되어 있으며, 상기 절연막(110)은 캐패시턴스(capacitance)를 이용하여 신호를 처리한다. 또한 상기 하부 금속층(120)은 Ti/TiN의 상이한 성분으로 구성된 이중 금속층으로 구성된다.
식각을 통해 상기 상부 금속층(100)을 패터닝한 후 포토공정을 이용하여 완성된 포토레지스트막(미도시)을 식각 저지막으로 사용하여 상기 절연막(110)과 하부 금속층(120)을 식각하게 된다. 상기 절연막(110)과 하부 금속층(120)을 식각할 때, 절연막(110)에 플라즈마 데미지를 최소화하기 위해 CDE(Chemical Downstream Etch) 기법을 이용하며 상기 하부 금속층(120)은 일반적인 메탈 식각 장비를 이용한다. 이 때 CDE 기법에 의한 식각 조건은 CF4:O2의 비가 1:0.8이며 상기 절연막(110)과 상기 포토레지스트막의 식각속도 비는 1:0.22이다.
도 2는 종래기술에 의해 하부 금속층 패터닝 실시예이다. 상기 도 1과 같이 구성된 반도체 소자의 유전막과 하부 금속층을 식각한 후에는 절연막(110)에 부분적 또는 전체적으로 네거티브 프로파일(Negative profile)이 발생하며, 이중 금속층으로 구성된 하부 금속층(120)에는 금속 성분의 식각 속도의 차이로 인하여 계면에서의 바이트(130)가 발생한다.
도 3은 종래기술에 의해 하부 금속층 상에 발생한 보이드이다. 상기 도 2에 나타난 것처럼 절연막(110)에 발생한 네거티브 프로파일은 이 후 진행되는 IMD(Inter Metal Dielectric)의 증착시 IMD에 보이드(Void)(140)를 유발하며, 이중 금속층인 하부 금속층(120)의 계면에 발생하는 바이트는 주파수를 갖는 전압이 인가될 경우 신호에 노이즈를 발생시켜 MIM의 전기적 특성을 저해하게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 건식 식각을 이용하여 패터닝시 패턴의 탑 부위에 둥근 모양의 프로파일을 형성하여 절연막의 보이드를 예방하고 바이트 형성을 방지함으로써 MIM의 전기적 특성을 향상시키는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 하부 금속층, 상부 금속층 및 절연막이 형성된 기판 상부에 포토레지스트막을 도포하여 패터닝하는 단계; 상기 포토레지스트막으로 상기 절연막을 식각하는 단계 및 하부 금속층을 식각하는 단계를 포함하는 건식 식각을 이용한 반도체 제조 방법에 있어서, 상기 절연막의 식각은 CDE 기법에 CF4:O2 = 1:1.1의 유량 비로 이루어짐을 특징으로 하는 건식 식각을 이용한 반도체 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 4는 본 발명에 의한 절연막 식각 단면이다. 도 4와 같이 기판(200) 상부에 하부 금속층(210), 상부 금속층(220), 절연막(230) 및 포토레지스트막(240)을 증착한다. 이 때 상기 상부 금속층(220)은 TiN으로 구성되며 상기 하부 금속층(210)은 Ti/TiN의 상이한 성분으로 구성된 이중 금속층으로 형성된다.
상기 절연막(230)은 바람직하게는 실리콘 나이트라이드(SiN)으로 구성되며 상기 절연막(230)을 식각할 때 플라즈마 데미지(Plasma Demage)가 거의 없는 등방성 식각을 나타내는 CDE 기법을 사용하여 CF4:O2의 유량 비(flow rate) 비율을 1:1.1로 한다. 또한 상기 절연막(230)과 포토레지스트막(240)을 식각하는 속도의 비가 1:0.8로 종래의 포토레지스트막 식각 속도에 비해 약 3.6배 증가시킨다.
상기 하부 금속층(210)은 금속 식각을 이용한다. 상기 금속 식각은 바람직하게는 Cl2, BCl3, Ar 등을 이용한 RIE(Reactive Ion Etch)에 의해 진행된다.
도 5는 본 발명에 의한 식각이 발생하는 속도를 도시한 그래프이다. 300번으로 도시된 지점이 포토레지스트막과 절연막의 식각이 시작되는 포인트이다. 상기 포토레지스트막의 -Y 축으로의 식각 속도는 도시하지 않았다. 310번으로 도시된 +X축 방향으로의 절연물 식각 속도와 320번으로 도시된 포토레지스트막의 식각 속도가 1:0.8로 식각 속도가 비슷하기 때문에 상기 도 4와 같은 현상을 나타낸다.
도 6은 본 발명에 의해 완성된 절연막의 실시예이다. 표면에서의 식각 속도는 상기 절연막(230)이 다소 빠르지만 실제 실시한 경우 식각 속도는 포토레지스트막(240)이 빠르기 대문에 상기 도 5와 도 6이 일치함을 알 수 있다.
Figure 112004062532792-pat00001
상기 표 1은 O2:CF4 비율에 따른 절연막의 프로파일과 이중 금속층의 계면을 관찰한 SEM의 결과이다. 실시예를 보면 절연막의 프로파일은 O2:CF4의 비율이 약 1.1 이상에서 포지티브 프로파일(Positive profile)을 보인다. 그러나 이중 금속층의 계면을 관찰한 결과 O2:CF4의 비가 1.1 내지 1.13인 경우 바이트가 발생하지 않음을 알 수 있다. 즉, O2:CF4의 비가 높으면 이중 금속층의 계면에서 바이트가 발생 함을 알 수 있다. 바이트가 발생하는 비는 실시예에 따르면 1.2 이상임을 알 수 있다.
도 7은 본 발명에 의한 하부 금속층 패터닝 실시예이다. IMD 증착시 하부 금속층 상의 포지티브 프로파일에 의해 보이드가 발생하지 않음을 알 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 건식 식각을 이용한 반도체 제조 방법은 MIM IMD막에 보이드를 제거함으로써 디바이스의 전기적 특성인 열화를 방지하며, 보이드에 의한 습기 흡수를 방지하여 디바이스의 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 하부 금속층, 상부 금속층 및 절연막이 형성된 기판 상부에 포토레지스트막을 도포하여 패터닝하는 단계; 상기 포토레지스트막으로 상기 절연막을 식각하는 단계 및 하부 금속층을 식각하는 단계를 포함하는 건식 식각을 이용한 반도체 제조 방법에 있어서,
    상기 절연막의 식각은 CDE 기법에 CF4:O2 의 비율은 1:1.1 내지 1:1.13의 유량 비로 이루어지고, 상기 식각에 의하여 상기 절연막은 둥근 모양의 포지티브 프로파일(positive profile)로 형성되는 것을 특징으로 하는 건식 식각을 이용한 반도체 제조 방법.
  2. 제 1항에 있어서,
    상기 하부 금속층을 식각하는 단계는 Cl2, BCl3, Ar을 이용한 플라즈마 RIE를 이용하는 것을 특징으로 하는 건식 식각을 이용한 반도체 제조 방법.
  3. 제 1항에 있어서,
    상기 절연막과 포토레지스트막의 식각 속도 비는 1:0.8임을 특징으로 하는 건식 식각을 이용한 반도체 제조 방법.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980010555A (ko) * 1996-07-15 1998-04-30 구자홍 액정표시장치의 구조물의 에칭방법
US5899747A (en) 1997-01-27 1999-05-04 Vanguard International Semiconductor Corporation Method for forming a tapered spacer
JP2002110641A (ja) 2000-09-27 2002-04-12 Ricoh Co Ltd 半導体装置の製造方法
KR20040050515A (ko) * 2002-12-10 2004-06-16 주식회사 하이닉스반도체 자기정렬 비아 플러그와 에어갭을 이용한 다층금속배선형성방법
KR20040102981A (ko) * 2003-05-30 2004-12-08 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR20050008313A (ko) * 2003-07-15 2005-01-21 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성방법
KR20050010235A (ko) * 2003-07-18 2005-01-27 매그나칩 반도체 유한회사 반도체 소자의 금속 배선층 형성방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980010555A (ko) * 1996-07-15 1998-04-30 구자홍 액정표시장치의 구조물의 에칭방법
US5899747A (en) 1997-01-27 1999-05-04 Vanguard International Semiconductor Corporation Method for forming a tapered spacer
JP2002110641A (ja) 2000-09-27 2002-04-12 Ricoh Co Ltd 半導体装置の製造方法
KR20040050515A (ko) * 2002-12-10 2004-06-16 주식회사 하이닉스반도체 자기정렬 비아 플러그와 에어갭을 이용한 다층금속배선형성방법
KR20040102981A (ko) * 2003-05-30 2004-12-08 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR20050008313A (ko) * 2003-07-15 2005-01-21 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성방법
KR20050010235A (ko) * 2003-07-18 2005-01-27 매그나칩 반도체 유한회사 반도체 소자의 금속 배선층 형성방법

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