KR100678005B1 - Fabrication method of semiconductor device - Google Patents

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Abstract

A method of fabricating a semiconductor device is provided to prevent a loss of a spacer of a gate electrode, thereby effectively forming a self-alignment contact hole and thus improving a transistor characteristic. An interlayer dielectric(208) is formed on a semiconductor substrate(200) with a gate electrode(204). The interlayer dielectric is etched to a predetermined depth of an active region to form a first contact hole. A barrier metal layer is deposited on the entire surface of the semiconductor substrate. The barrier metal layer is blank-etched to form a spacer(206) on an inner side of the contact hole. The semiconductor substrate is etched by using the spacer as a mask to form a second contact hole.

Description

반도체 소자의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {FABRICATION METHOD OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 방법에 따라 반도체 소자의 제조 과정에서 자기 정렬 콘택홀을 형성하는 과정을 나타내는 공정 순서도,1A to 1D are process flowcharts illustrating a process of forming a self-aligned contact hole in a manufacturing process of a semiconductor device according to a conventional method;

도 2a 내지 도 2f는 본 발명의 일 실시 예에 따라 반도체 소자의 제조 과정에서 자기 정렬 콘택홀을 형성하는 과정을 나타내는 공정 순서도.2A to 2F are flowcharts illustrating a process of forming a self-aligned contact hole in a process of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 과정에서 자기 정렬 콘택홀을 형성하는데 적합한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for forming a self-aligned contact hole in the manufacturing process of the semiconductor device.

잘 알려진 바와 같이, 반도체 소자의 제조 공정이 서브마이크론(sub-micron) 레벨로 진행됨에 따라 가공치수가 미세화되고, 높은 식각 선택비와 미세 선폭 제어 등의 요구가 강조됨에 따라 이방성 프로파일을 형성하는 건식식각 방식이 식각 공정의 대다수를 차지하게 되었다. 이러한 건식식각 공정은 크게, 물리적 스퍼터링 방법, 반응성 이온 식각(Reactive ion etching) 방법 및 플라즈마 식각 방법으로 나뉘어진다. 최근에는 높은 식각 선택비를 갖는 플라즈마 식각이 주로 사용되고 있 다.As is well known, as the manufacturing process of semiconductor devices proceeds to the sub-micron level, the processing dimensions become finer, and dry type for forming anisotropic profiles as demand for high etching selectivity and fine line width control is emphasized. Etching methods dominate the majority of the etching process. The dry etching process is largely divided into a physical sputtering method, a reactive ion etching method and a plasma etching method. Recently, plasma etching having a high etching selectivity is mainly used.

한편, 반도체 장치의 집적도가 증가함에 따라 반도체 기판의 활성 영역 크기 및 게이트들 사이의 간격이 축소되어 활성 영역에 상부 도전층을 연결시키기 위한 콘택홀의 형성 시 활성 영역과 게이트에 대한 정렬 마진이 감소하게 된다. 이에 따라, 자기 정렬 콘택(SAC : Self-Aligned Contact) 공정이 널리 사용되고 있다. 자기 정렬 콘택 공정은 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연층의 두께 및 식각 방법 등에 의해 다양한 크기의 콘택홀을 마스크의 사용 없이 형성할 수 있으므로, 정렬 마진을 필요로 하지 않으면서 미세 콘택홀을 형성할 수 있다Meanwhile, as the degree of integration of the semiconductor device increases, the size of the active region of the semiconductor substrate and the distance between the gates are reduced to reduce alignment margins between the active region and the gate when forming a contact hole for connecting the upper conductive layer to the active region. do. Accordingly, a self-aligned contact (SAC) process is widely used. In the self-aligned contact process, contact holes of various sizes can be formed without the use of a mask by the height of the surrounding structure, the thickness of the insulating layer at the position where the contact is to be formed, and the etching method. Contact holes can be formed

도 1a 내지 도 1d는 종래 방법에 따라 반도체 소자의 제조 과정에서 자기 정렬 콘택홀을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 자기 정렬 콘택홀을 형성하는 방법에 대해 설명한다.1A to 1D are process flowcharts illustrating a process of forming a self-aligned contact hole in a process of manufacturing a semiconductor device according to a conventional method, and a method of forming a self-aligned contact hole according to a conventional method will be described with reference to these drawings. do.

도 1a를 참조하면, 소자 분리막(도시 생략됨)이 형성된 이 후, 활성 영역의 반도체 기판(100) 상에 게이트 산화막(102)을 형성하고, 그 위에 폴리 실리콘층을 증착하며, 제 1 포토레지스트 패턴(도시 생략됨)에 따라 폴리 실리콘층을 패터닝하여 게이트 전극(104)을 형성한다. 그리고, 게이트 전극(104) 하부의 게이트 산화막(102)을 패터닝한 후에, 제 1 포토레지스트 패턴을 제거한다.Referring to FIG. 1A, after an isolation layer (not shown) is formed, a gate oxide layer 102 is formed on a semiconductor substrate 100 in an active region, a polysilicon layer is deposited thereon, and a first photoresist. The polysilicon layer is patterned according to a pattern (not shown) to form the gate electrode 104. After the gate oxide film 102 under the gate electrode 104 is patterned, the first photoresist pattern is removed.

또한, 게이트 전극이 정의된 반도체 기판(100)에 도시 생략된 LDD(Lightly Doped Drain) 영역을 형성한 후에 게이트 전극의 측면에 스페이서(spacer, 106)를 형성한다. 여기에서, 도시 생략된 LDD 영역은 저농도의 이온이 주입되는 영역을 의미하고, 게이트 전극(104) 및 스페이서(106) 에 의해 노출된 반도체 기판(100)에 소오스/드레인 영역(도시 생략됨)을 형성한다. 도시 생략된 소오스/드레인 영역은 고농도의 이온이 주입되는 영역을 의미한다.In addition, after forming a lightly doped drain (LDD) region (not shown) in the semiconductor substrate 100 in which the gate electrode is defined, a spacer 106 is formed on the side of the gate electrode. Here, the LDD region, not shown, refers to a region where low concentration of ions are implanted, and a source / drain region (not shown) is applied to the semiconductor substrate 100 exposed by the gate electrode 104 and the spacer 106. Form. The source / drain region, not shown, refers to a region into which a high concentration of ions are implanted.

그리고, 도 1b에 도시한 바와 같이 게이트 전극(104) 측면에 스페이서(106)를 갖는 반도체 기판(100) 상부 전면에 식각 장벽막(108)을 증착한다. 여기에서, 식각 장벽막은 예를 들면, Si3N4 등의 질화막을 사용한다.As illustrated in FIG. 1B, an etch barrier layer 108 is deposited on the entire upper surface of the semiconductor substrate 100 having the spacers 106 on the side of the gate electrode 104. Here, the etching barrier film uses a nitride film such as Si 3 N 4 .

이어서, 도 1c에 도시한 바와 같이 식각 장벽막(108)이 증착된 반도체 기판(100) 상부 전면에 층간 절연막(110)을 증착하고, 그 위에 콘택홀 영역을 정의하는 제 2 포토레지스트 패턴(112)을 형성한 후에, 제 2 포토레지스트 패턴(112)에 따라 CH2F2를 이용하여 층간 절연막(110)을 식각함으로써, 도 1d에 도시한 바와 같이 콘택홀(114)을 형성한다. 이 후에, 콘택홀(114)을 텅스텐(W) 등과 같은 금속 물질로 매립하여 상부에 형성될 금속 배선과 연결하는 콘택 플러그를 형성한다.Subsequently, as illustrated in FIG. 1C, an interlayer insulating layer 110 is deposited on the entire upper surface of the semiconductor substrate 100 on which the etch barrier layer 108 is deposited, and the second photoresist pattern 112 defining a contact hole region thereon. ) And then the interlayer insulating film 110 is etched using CH 2 F 2 according to the second photoresist pattern 112 to form the contact holes 114 as shown in FIG. 1D. Thereafter, the contact hole 114 is filled with a metal material such as tungsten (W) to form a contact plug connecting the metal wire to be formed thereon.

따라서, 종래 방법에 따른 반도체 소자의 제조 과정에서 자기 정렬 콘택홀을 형성할 경우 피식각 물질인 층간 절연막인 산화막 하부에 식각 장벽막으로서, 질화막(예를 들면, Si3N4 등)을 증착한 후에, 이를 포토레지스트 패턴에 따라 산화막과 질화막의 식각 선택비를 통해 식각하여 자기 정렬 콘택홀을 형성한다. 이 후에, 콘택홀을 텅스텐(W) 등과 같은 금속 물질로 매립하여 상부에 형성될 금속 배선과 연결하는 콘택 플러그를 형성한다.Therefore, when forming a self-aligned contact hole in the manufacturing process of the semiconductor device according to the conventional method, a nitride film (for example, Si 3 N 4, etc.) is deposited as an etch barrier film under the oxide film, which is an interlayer insulating film, which is an etched material. Subsequently, this is etched through an etch selectivity of the oxide film and the nitride film according to the photoresist pattern to form a self-aligned contact hole. Thereafter, the contact hole is filled with a metal material such as tungsten (W) to form a contact plug connecting the metal wire to be formed thereon.

하지만, 이러한 방법을 이용하여 자기 정렬 콘택홀을 형성할 경우 산화막과 질화막 간의 선택비를 이용하여 식각하더라도 콘택홀을 형성하기 위한 식각 과정에 서 게이트 전극 측면의 스페이서의 손실이 발생하는 문제점이 있었다.However, when the self-aligned contact hole is formed by using this method, there is a problem in that the loss of the spacer on the side of the gate electrode occurs in the etching process for forming the contact hole even when etching using the selectivity between the oxide film and the nitride film.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 제조 과정에서 자기 정렬 콘택홀의 형성 시 게이트 측면의 스페이서 손실을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing a spacer loss at a gate side when forming a self-aligned contact hole in a process of manufacturing a semiconductor device. have.

상기 목적을 달성하기 위하여 본 발명은, 자기 정렬 콘택홀을 형성하는 반도체 소자의 제조 방법으로서, 게이트 전극을 포함하는 반도체 기판 상에 층간 절연막을 형성하는 과정과, 상기 게이트 전극 간 활성 영역의 상부 소정 깊이까지 상기 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 과정과, 상기 제 1 콘택홀이 형성된 반도체 기판 상부 전면에 장벽 금속막을 증착하는 과정과, 상기 장벽 금속막을 블랭크 식각하여 상기 콘택홀의 내부 측면에 스페이서를 형성하는 과정과, 상기 스페이서를 마스크로 하여 상기 반도체 기판이 드러나도록 식각하여 제 2 콘택홀을 형성하는 과정을 포함하는 반도체 소자의 제조 방법을 제공한다.SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device for forming a self-aligned contact hole, comprising: forming an interlayer insulating film on a semiconductor substrate including a gate electrode, and determining an upper portion of an active region between the gate electrodes; Forming a first contact hole by etching the interlayer insulating layer to a depth; depositing a barrier metal film on the entire upper surface of the semiconductor substrate on which the first contact hole is formed; and blank etching the barrier metal film to form an inner side surface of the contact hole. And forming a second contact hole by etching the semiconductor substrate to expose the semiconductor substrate using the spacer as a mask.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 반도체 소자의 제조 과정에서 층간 절연막 하부 에 질화막을 형성하고, 산화막과 질화막의 식각 선택비에 따라 자기 정렬 콘택홀을 형성하는 종래 방법과는 달리, 게이트 전극 간 활성 영역의 상부 소정 깊이까지 층간 절연막을 제 1 포토레지스트 패턴에 따라 식각하여 제 1 콘택홀을 형성하고, 제 1 콘택홀이 형성된 반도체 기판 상부 전면에 형성된 장벽 금속막을 블랭크 식각하여 콘택홀의 내부 측면에 스페이서를 형성한 후에, 스페이서를 마스크로 하여 반도체 기판이 드러나도록 식각하여 제 2 콘택홀을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.The core technology of the present invention, unlike the conventional method of forming a nitride film under the interlayer insulating film in the manufacturing process of the semiconductor device, and forming a self-aligned contact hole according to the etching selectivity of the oxide film and the nitride film, the active region between the gate electrode The interlayer insulating layer is etched according to the first photoresist pattern to an upper predetermined depth of the first contact hole, and the barrier metal layer formed on the entire upper surface of the semiconductor substrate on which the first contact hole is formed is etched blank to form a spacer on the inner side of the contact hole. After forming, by forming the second contact hole by etching the semiconductor substrate to expose the spacer as a mask, it can be easily achieved by the technical means to achieve the object of the present invention.

도 2a 내지 도 2f는 본 발명의 일 실시 예에 따라 반도체 소자의 제조 과정에서 자기 정렬 콘택홀을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 자기 정렬 콘택홀 형성 방법에 대해 설명한다.2A to 2F are flowcharts illustrating a process of forming a self-aligned contact hole in a process of manufacturing a semiconductor device according to an embodiment of the present invention. Referring to these drawings, a self-aligned contact according to an embodiment of the present invention is described. The hole formation method is demonstrated.

도 2a를 참조하면, 소자 분리막(도시 생략됨)이 형성된 이 후, 활성 영역의 반도체 기판(200) 상에 게이트 산화막(202)을 형성하고, 그 위에 폴리 실리콘층을 증착하며, 제 1 포토레지스트 패턴(도시 생략됨)에 따라 폴리 실리콘층을 패터닝하여 게이트 전극(104)을 형성한다. 그리고, 게이트 전극(204) 하부의 게이트 산화막(202)을 패터닝한 후에, 제 1 포토레지스트 패턴을 제거한다.Referring to FIG. 2A, after the isolation layer (not shown) is formed, a gate oxide layer 202 is formed on the semiconductor substrate 200 in the active region, a polysilicon layer is deposited thereon, and the first photoresist. The polysilicon layer is patterned according to a pattern (not shown) to form the gate electrode 104. After patterning the gate oxide film 202 under the gate electrode 204, the first photoresist pattern is removed.

또한, 게이트 전극이 정의된 반도체 기판(200)에 도시 생략된 LDD(Lightly Doped Drain) 영역을 형성한 후에 게이트 전극의 측면에 제 1 스페이서(spacer, 206)를 형성한다. 여기에서, 도시 생략된 LDD 영역은 저농도의 이온이 주입되는 영역을 의미하고, 게이트 전극(204) 및 스페이서(206) 에 의해 노출된 반도체 기판 (200)에 소오스/드레인 영역(도시 생략됨)을 형성한다. 도시 생략된 소오스/드레인 영역은 고농도의 이온이 주입되는 영역을 의미한다.In addition, after forming a lightly doped drain (LDD) region (not shown) in the semiconductor substrate 200 in which the gate electrode is defined, a first spacer 206 is formed on the side of the gate electrode. Here, the LDD region, not shown, refers to a region into which low concentration of ions are implanted, and a source / drain region (not shown) is applied to the semiconductor substrate 200 exposed by the gate electrode 204 and the spacer 206. Form. The source / drain region, not shown, refers to a region into which a high concentration of ions are implanted.

그리고, 도 2b에 도시한 바와 같이 제 1 스페이서(206)를 갖는 게이트 전극(204)을 포함하는 반도체 기판(200) 상부 전면에 층간 절연막(208) 및 제 2 포토레지스트 패턴(210)을 형성한다.As shown in FIG. 2B, an interlayer insulating film 208 and a second photoresist pattern 210 are formed on the entire upper surface of the semiconductor substrate 200 including the gate electrode 204 having the first spacer 206. .

이어서, 도 2c에 도시한 바와 같이 제 2 포토레지스트 패턴(210)에 따라 게이트 전극(204) 간 활성 영역의 상부 소정 깊이까지 층간 절연막(208)을 식각하여 제 1 콘택홀(212)을 형성한 후에, 제 2 포토레지스트 패턴(210)을 제거한다.Subsequently, as shown in FIG. 2C, the first insulating hole 212 is formed by etching the interlayer insulating layer 208 to the upper predetermined depth of the active region between the gate electrodes 204 according to the second photoresist pattern 210. Thereafter, the second photoresist pattern 210 is removed.

그리고, 도 2d에 도시한 바와 같이 층간 절연막(208)을 소정 깊이까지 식각하여 제 1 콘택홀(212)이 형성된 반도체 기판(200) 상부 전면에 장벽 금속막(214)을 대략 150 Å - 250 Å의 두께로, 바람직하게는 200 Å의 두께로 증착하고, 이를 금속 식각 장치를 통해 블랭크 식각하여 도 2e에 도시한 바와 같이 제 1 콘택홀(212) 내부 측면에 금속막을 이용한 제 2 스페이서(214a)를 형성한다. 여기에서, 장벽 금속막(214)은 예를 들면, TiN 등의 금속막을 사용한다. 여기에서, 장벽 금속막(214)을 증착하는 공정은 9500 W -10500 W의 전원 범위, 5 sccm - 15 sccm의 Ar, 40 sccm- 50 sccm의 N2, 5 초 - 7 초의 시간 범위 조건으로 수행되고, 블랭크 식각은 600 W - 700 W의 소스 전원 범위, 90 W - 110 W의 바이어스 전원 범위, 5 mTorr - 7 mTorr의 압력 범위, 30 sccm - 40 sccm의 Cl2, 10 sccm - 20 sccm의 BCl3, 5 초 - 10 초의 시간 범위 조건으로 수행된다.As shown in FIG. 2D, the barrier insulating film 208 is etched to a predetermined depth to form a barrier metal film 214 on the entire upper surface of the semiconductor substrate 200 on which the first contact hole 212 is formed. The second spacer 214a using a metal film on the inner side of the first contact hole 212 as shown in FIG. To form. Here, the barrier metal film 214 uses a metal film such as TiN. Here, the process of depositing the barrier metal film 214 is performed in a power range of 9500 W -10500 W, Ar of 5 sccm-15 sccm, N 2 of 40 sccm-50 sccm, and time range of 5 seconds-7 seconds. Blank etching is 600 W-700 W source power range, 90 W-110 W bias power range, 5 mTorr-7 mTorr pressure range, 30 sccm-40 sccm Cl 2 , 10 sccm-20 sccm BCl It is carried out in a time range condition of 3 , 5 seconds-10 seconds.

이어서, 제 1 콘택홀(212) 내부 측면에 금속 스페이서(214a)가 형성된 반도체 기판(200)을 소정 포토레지스트 패턴(미도시됨)에 따라 식각하여 도 2f에 도시한 바와 같이 제 2 콘택홀(216)을 형성한다. 이 후에, 제 2 콘택홀(216)을 텅스텐(W) 등과 같은 금속 물질로 매립하여 상부에 형성될 금속 배선과 연결하는 콘택 플러그를 형성한다.Subsequently, the semiconductor substrate 200 having the metal spacers 214a formed on the inner side surface of the first contact hole 212 is etched according to a predetermined photoresist pattern (not shown), and as shown in FIG. 2F, the second contact hole ( 216). Thereafter, the second contact hole 216 is filled with a metal material such as tungsten (W) to form a contact plug connecting the metal wire to be formed thereon.

따라서, 반도체 소자의 제조 과정에서 장벽 금속막을 이용하여 제 1 콘택홀 내부 측면에 스페이서를 형성함으로써, 형성된 스페이서를 이용하여 게이트 전극 측면의 스페이서 손실을 방지하고 원하는 미세 패턴의 자기 정렬 콘택홀을 형성할 수 있다.Therefore, by forming a spacer on the inner side of the first contact hole using the barrier metal film during the manufacturing of the semiconductor device, the spacer formed on the side of the gate electrode can be prevented using the formed spacer and a self-aligned contact hole having a desired fine pattern can be formed. Can be.

이상 설명한 바와 같이 본 발명은, 반도체 소자의 제조 과정에서 층간 절연막 하부에 질화막을 형성하고, 산화막과 질화막의 식각 선택비에 따라 자기 정렬 콘택홀을 형성하는 종래 방법과는 달리, 게이트 전극을 포함하는 반도체 기판에서 게이트 전극 간 활성 영역의 상부 소정 깊이까지 층간 절연막을 제 1 포토레지스트 패턴에 따라 식각하여 제 1 콘택홀을 형성하고, 제 1 콘택홀이 형성된 반도체 기판 상부 전면에 형성된 장벽 금속막을 블랭크 식각하여 콘택홀의 내부 측면에 스페이서를 형성하며, 스페이서를 마스크로 하여 반도체 기판이 드러나도록 식각하여 제 2 콘택홀을 형성함으로써, 반도체 소자의 제조 과정에서 층간 절연막의 식각 공정 시에 게이트 전극 측면의 스페이서 손실을 방지하여 트랜지스터 특성을 향상시킬 수 있다.As described above, the present invention, unlike the conventional method of forming a nitride film under the interlayer insulating film in the manufacturing process of the semiconductor device, and forming a self-aligned contact hole according to the etching selectivity of the oxide film and the nitride film, including a gate electrode The interlayer insulating layer is etched according to the first photoresist pattern to a predetermined depth above the active region between the gate electrodes in the semiconductor substrate to form a first contact hole, and blank etching the barrier metal layer formed on the entire upper surface of the semiconductor substrate on which the first contact hole is formed. To form a spacer on the inner side of the contact hole, and to form a second contact hole by etching the semiconductor substrate to be exposed using the spacer as a mask, so that the loss of the spacer on the side of the gate electrode during the etching process of the interlayer insulating film during the manufacturing process of the semiconductor device Can be prevented to improve transistor characteristics.

또한, 반도체 소자의 제조 과정에서 장벽 금속막을 이용한 제 2 스페이서에 따라 미세 패턴의 자기 정렬 콘택홀을 형성함으로써, 포토레지스트 패턴에 따른 CD(Critical Dimension) 한계를 극복할 수 있다.In addition, by forming a self-aligned contact hole of a fine pattern according to the second spacer using the barrier metal film in the manufacturing process of the semiconductor device, it is possible to overcome the CD (Critical Dimension) limitation according to the photoresist pattern.

Claims (9)

자기 정렬 콘택홀을 형성하는 반도체 소자의 제조 방법으로서,A semiconductor device manufacturing method for forming a self-aligned contact hole, 게이트 전극을 포함하는 반도체 기판 상에 층간 절연막을 형성하는 과정과,Forming an interlayer insulating film on the semiconductor substrate including the gate electrode; 상기 게이트 전극 간 활성 영역의 상부 소정 깊이까지 상기 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 과정과,Etching the interlayer insulating layer to an upper predetermined depth of the active region between the gate electrodes to form a first contact hole; 상기 제 1 콘택홀이 형성된 반도체 기판 상부 전면에 장벽 금속막을 증착하는 과정과,Depositing a barrier metal film on the entire upper surface of the semiconductor substrate on which the first contact hole is formed; 상기 장벽 금속막을 블랭크 식각하여 상기 콘택홀의 내부 측면에 스페이서를 형성하는 과정과,Forming a spacer on an inner side surface of the contact hole by blank etching the barrier metal layer; 상기 스페이서를 마스크로 하여 상기 반도체 기판이 드러나도록 식각하여 제 2 콘택홀을 형성하는 과정Forming a second contact hole by etching the semiconductor substrate to expose the spacer as a mask; 을 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 장벽 금속막은, TiN을 포함하는 금속막인 것을 특징으로 하는 반도체 소자의 제조 방법.The barrier metal film is a metal film containing TiN. 제 1 항에 있어서,The method of claim 1, 상기 장벽 금속막의 증착은, Ar/N2 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.And depositing the barrier metal film in an Ar / N 2 gas atmosphere. 제 3 항에 있어서,The method of claim 3, wherein 상기 장벽 금속막의 증착은, 5 sccm - 15 sccm의 Ar, 40 sccm- 50 sccm의 N2를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The deposition of the barrier metal film is a semiconductor device manufacturing method, characterized in that carried out using 5 sccm-15 sccm Ar, 40 sccm-50 sccm N 2 . 제 3 항에 있어서,The method of claim 3, wherein 상기 장벽 금속막의 증착은, 9500 W - 10500 W 전원 범위, 5 초 - 7 초의 시간 범위 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The deposition of the barrier metal film is a method of manufacturing a semiconductor device, characterized in that carried out under a time range of 9500 W-10500 W power supply range, 5 seconds-7 seconds. 제 1 항에 있어서,The method of claim 1, 상기 블랭크 식각은, Cl2/BCl3 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The blank etching is a method of manufacturing a semiconductor device, characterized in that carried out in a Cl 2 / BCl 3 gas atmosphere. 제 6 항에 있어서,The method of claim 6, 상기 블랭크 식각은, 30 sccm - 40 sccm의 Cl2, 10 sccm - 20 sccm의 BCl3를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The blank etching is a method of manufacturing a semiconductor device, characterized in that performed using 30 sccm-40 sccm Cl 2 , 10 sccm-20 sccm BCl 3 . 제 6 항에 있어서,The method of claim 6, 상기 블랭크 식각은, 600 W - 700 W의 소스 전원 범위, 90 W - 110 W의 바이어스 전원 범위 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The blank etching is a method of manufacturing a semiconductor device, characterized in that performed under the source power range of 600 W-700 W, the bias power range of 90 W-110 W. 제 7 항에 있어서,The method of claim 7, wherein 상기 블랭크 식각은, 5 mTorr - 7 mTorr의 압력 범위, 5 초 - 10 초의 시간 범위 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The blank etching is a manufacturing method of a semiconductor device, characterized in that performed under the condition of a pressure range of 5 mTorr-7 mTorr, a time range of 5 seconds-10 seconds.
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