KR100674595B1

KR100674595B1 - 1 비트 상관기 레이크 수신기

Info

Publication number: KR100674595B1
Application number: KR1020007014123A
Authority: KR
Inventors: 헬베르그리차드
Original assignee: 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1998-06-12
Filing date: 1999-06-08
Publication date: 2007-01-25
Also published as: CA2335020A1; CN1166074C; DE69942743D1; WO1999065154A1; KR20010071465A; CA2335020C; EP1086535B1; CN1312978A; JP3992436B2; JP2002518871A; SE9802109D0; US6370184B1; EP1086535A1; AU4811699A

Abstract

본 발명은 DS-CDMA 수신기내의 수신기에 관한 것으로, 특히, 칩간 간섭을 제거하도록 펄스 정합 필터를 제공할 필요성에 관한 것이다. CDMA RAKE 수신기가 사용된다. 현재의 시스템에서와 같이, 입력 신호에 펄스 정합 필터를 적용하는 대신에, 1 비트 펄스 정합 필터가 확산 시퀀스, 바람직하게는, 필요한 오버샘플링비까지 보간하는 의사 잡음(PN) 시퀀스에 적용된다. 이러한 필터는 1 비트 입력을 갖기 때문에, 승산기가 보다 저 전력을 소비하는 가산기로 치환될 수 있다. 또한, 가산기의 수는, 종래 기술의 승산기의 수와 같이, 오버샘플링비에 따라 증가하지 않는다.

1 비트 상관기, CDMA RAKE 수신기, 비트 클록, PN 시퀀스, 유한 임펄스 응답 필터

Description

1 비트 상관기 레이크 수신기{ONE-BIT CORRELATOR RAKE RECEIVER}

본 발명은 일반적으로 DS-CDMA 무선에서의 수신기에 관한 것으로서, 특히, 칩간 간섭(interchip interference) 및 다른 간섭을 제거하기 위해 펄스 정합 필터 및 채널 선택도를 제공하는 필요성에 관한 것이다.

전세계적으로, 셀룰러 시스템에서의 하나의 중요한 단계는 아날로그 송신에서 디지털 송신으로 변경하는 것이다. 동등하게 중요한 것은, 차세대의 셀룰러 기술을 구현하기 위한 효율적인 디지털 송신 방식을 선택하는 것이다. 더욱이, 편안하게 휴대할 수 있고, 자택, 사무실, 거리, 차량 등에서, 호출하거나 호출을 받는데 사용될 수 있는 저비용 포켓 사이즈의 무선 전화를 이용하는 제 1 세대의 개인 통신 네트워크(PCN)는, 차세대 디지털 셀룰러 시스템의 인프라 구조 및 셀룰러 주파수를 사용하는 셀룰러 반송파(carrier)에 의해 제공되는 것으로 널리 알려져 있다. 이들 새로운 시스템에서 요구되는 중요한 특징은 트래픽 용량을 증가시키는 것이다.

현재, 채널 액세스는, 주파수 분할 다중 접속(FDMA) 방식 및 시분할 다중 접속(TDMA) 방식을 사용하여 달성된다. FDMA에서, 통신 채널은, 신호의 송신 전력이 집중되는 단일 무선 주파수 대역이다. 인접 채널과의 간섭은, 특정 주파수 대역 내의 신호 에너지만을 통과시키는 대역 통과 필터의 사용에 의해 제한된다. 따라서, 각 채널에는 상이한 주파수가 할당되고, 시스템 용량은, 이용 가능한 주파수뿐만 아니라 채널 재사용에 의해 부과되는 제한에 의해 제한된다. TDMA 시스템에서, 채널은, 동일한 주파수 상에서 시간 간격의 주기적인 트레인(train)의 타임 슬롯으로 이루어진다. 타임 슬롯의 각 주기는 프레임이라 칭한다. 소정의 신호의 에너지는 이들 타임 슬롯중의 하나로 제한된다. 인접한 채널 간섭은, 타임 게이트, 또는 적절한 시간에 수신되는 신호 에너지만을 통과시키는 다른 동기 소자를 이용함으로써 제한된다. 따라서, 상이한 상대적인 신호 강도 레벨로부터의 간섭의 문제는 감소된다.

TDMA 시스템에서의 용량은, 송신 신호를 보다 짧은 타임 슬롯으로 압축함으로써 증대된다. 그 결과, 정보는, 그것에 대응하여 보다 신속한 버스트 속도로 송신되어 점유 스펙트럼의 양을 그것에 비례하여 증가시키게 된다.

FDMA 또는 TDMA 시스템, 또는 하이브리드 FDMA/TDMA 시스템에서는, 잠재적으로 간섭하는 2개의 신호가 동일한 시간에 동일한 주파수를 확실히 점유하지 않게 하는 것이 목표이다. 대조적으로, 코드 분할 다중 접속(CDMA) 방식은 시간 및 주파수의 양방에서 신호를 중복시키는 것이다. 따라서, 모든 CDMA 신호는 동일한 주파수 스펙트럼을 공유한다. 주파수 영역 또는 시간 영역에서, 다수의 접속 신호는 서로의 위에 있는 것으로 나타난다.

원칙적으로, CDMA 시스템에서, 송신되는 정보 데이터 스트림은, 기호(signature) 시퀀스 또는 확산 시퀀스로서 공지되어 있는 매우 높은 속도의 데이터 스트림에 영향을 받는다. 일반적으로, 기호 시퀀스 데이터는 비트 스트림을 제공하는 이진 형식이다. 이러한 기호 시퀀스를 발생하는 하나의 방법은, 랜덤하게 나타나지만, 허가된 수신기에 의해 복제될 수 있는 의사 잡음(PN) 프로세스를 이용하는 것이다. 정보 데이터 스트림 및 고 비트 속도 기호 시퀀스 스트림은, 2개의 비트 스트림의 이진값이 +1 또는 -1로 표시되는 것을 전제로, 2개의 비트 스트림을 승산함으로써 조합된다. 이 고 비트 속도 신호와 저 비트 속도 데이터 스트림의 조합은, 정보 데이터 스트림 신호의 코딩 또는 확산이라 칭한다. 각 정보 데이터 스트림 또는 채널에는 유일한 확산 코드가 할당된다.

복수의 코드화된 정보 신호는, 예컨대, 직각 위상 편이 변조(QPSK)에 의해 무선 주파수 반송파를 변조하여, 복합 신호(composite signal)로서 수신기에 공동으로 수신된다. 각각의 코드화된 신호는, 모든 다른 코드화된 신호 뿐만 아니라, 잡음 관련 신호를 주파수 및 시간의 양방에서 중복시킨다. 수신기가 허가된 경우, 복합 신호는 유일한 코드 중 하나와 상관되고, 대응하는 정보 신호는 분리되어 디코드될 수 있다.

"직접 확산을 이용하는 종래의 CDMA" 라 칭하는 하나의 CDMA 기술은, 정보의 1 비트를 나타내기 위해 기호 시퀀스를 사용한다. 송신된 시퀀스 또는 그의 보수(complement)(송신된 이진 시퀀스값)를 수신하면은, 정보 비트가 "0" 또는 "1"인 지를 나타낸다. 기호 시퀀스는 일반적으로 N 비트로 이루어지고, 각 비트는 "칩"이라 칭한다. N 칩 시퀀스의 전체 또는 그의 보수는 송신된 심벌로서 지칭된다. 수신기는, 수신 신호를 그 자체의 기호 시퀀스 발생기의 공지된 기호 시퀀스와 상관시켜, -1 내지 +1의 범위의 정규화된 값을 산출한다. 큰 양(+)의 상관이 결과로서 발생할 시에는, "0"이 검출되고, 큰 음(-)의 상관이 결과로서 발생할 시에는, "1"이 검출된다.

"직접 확산을 이용하는 확장 CDMA"라 칭해지는 다른 CDMA 기술은, 송신된 각 시퀀스에 의해 1 이상의 비트 정보를 나타낼 수 있다. 코드 워드의 세트, 일반적으로는, 직교 코드 워드 또는 쌍직교(bi-orthogonal) 코드 워드는, 정보 비트의 그룹을 매우 긴 코드 시퀀스 또는 코드 심벌로 코드화하는데 사용된다. 기호 시퀀스 또는 스크램블 마스크(scramble mask)는, 송신 전에 이진 코드 시퀀스에 가산된 모듈로-2(modulo-2)이다. 수신기에서, 공지된 스크램블 마스크는, 수신 신호를 디스크램블(descramble)하기 위해 사용되며, 그 후, 모든 가능한 코드 워드에 상관된다. 최대의 상관값을 갖는 코드 워드는, 어느 코드 워드가 송신 가능성이 가장 큰 지를 나타내고, 어느 정보 비트가 송신 가능성이 가장 큰 지를 나타낸다. 하나의 일반적인 직교 코드는 월시 하다마르(Walsh Hadamard) (WH) 코드이다.

종래 CDMA 및 확장 CDMA의 양방에서, 상술한 "정보 비트"는 또한 코드화된 비트일 수 있으며, 여기서 사용된 코드는 블록 또는 컨벌루셔널(convolutional) 코드이다. 1 이상의 정보 비트는 데이터 심벌을 형성할 수 있다. 또한, 기호 시퀀스 또는 스크램블 마스크는 단일 코드 시퀀스보다 매우 길 수 있으며, 이 경우에, 기호 시퀀스 또는 스크램블 마스크의 서브시퀀스가 코드 시퀀스에 부가된다.

다수의 무선 통신 시스템에서, 수신 신호는, 2개의 성분, 즉, I(동상) 성분 및 Q(직각 위상) 성분을 포함한다. 이것은, 결과적으로, 송신 신호가 2개의 성분을 가지고, 및/또는 개재(intervening) 채널 또는 코히어런트 캐리어 레퍼런스(coherent carrier reference)의 부족으로 송신 신호가 I 성분 및 Q 성분으로 분할되기 때문에 생긴다. 디지털 신호 처리를 사용하는 일반적인 수신기에서, 수신된 I 성분 및 Q 성분 신호는 T_c/N 초마다 샘플링되어 저장되며, 여기에서 T_c는 칩의 지속 시간이다.

이동 통신 시스템에서, 기지국과 이동국 간에 송신되는 신호는, 일반적으로, 예컨대, 대형 빌딩 또는 근처의 산악 지대로부터의 신호 반사에 의해 유발된 에코 왜곡 또는 시간 산란을 받는다. 신호가 하나의 경로가 아닌 다수의 경로를 따라 수신기로 진행함으로써, 수신기가 상이하고 랜덤하게 변화하는 지연 및 진폭을 갖는 다수의 에코를 청취할 시에 다중 경로 산란이 생긴다. 따라서, 다중 경로 시간 산란이 CDMA 시스템에 존재하면, 수신기는, 상이한 경로("레이(ray)"라 칭함)에 따라 전파된 다중 버전의 송신 심벌의 복합 신호를 수신한다. 각 식별 가능한 "레이"는, 소정의 상대 도달 시간 k*T_c 초를 가지고, I 및 Q 칩 샘플의 N개를 스팬(span)하는데, 그 이유는 각 신호 이미지가 N 칩 시퀀스이기 때문이다. 다중 경로 시간 산란의 결과, 상관기는, 하나의 큰 스파이크(spike)보다는 여러 개의 작은 스파이크를 출력한다. 송신 심벌(비트)를 최적으로 검출하기 위해, 수신된 스파이크는 결합되어야 한다. 일반적으로, 이것은 RAKE 수신기에 의해 행해지며, 이 RAKE 수신기는, 다중 경로 기여(contributions)를 모두 레이크(rake)하기 때문에 명명되어 진다.

RAKE 수신기는, 다양한 수신 신호 경로, 즉, 다양한 신호 레이로부터 신호 에너지를 수집하기 위해 다이버시티(diversity) 결합의 형태를 사용한다. 다이버시티는 여분의 통신 채널을 제공함으로써, 일부 채널이 페이드(fade)할 때, 통신은 여전히 비페이딩(non-fading) 채널을 통해 가능하도록 한다. CDMA RAKE 수신기는, 상관 방법을 사용하여 개별적으로 에코 신호를 검출하여, 이들을 대수적으로 (동일한 부호로) 가산함으로써 페이딩에 대항한다. 더욱이, 심벌간 간섭을 회피하기 위해, 적절한 시간 지연이 각각의 검출된 에코 사이에 삽입됨으로써, 이들 에코가 다시 동조하도록 한다.

하나의 형태의 RAKE 수신기에서, 상이한 시간 지연에서 수신된 신호와 확산 시퀀스의 상관값은, 기대된 시간 지연(dt), 즉, 수신 에코 간의 기대 시간에서 탭(tap)되는 지연 라인을 통해 통과된다. 그 후, RAKE 탭에서의 출력은 적절한 웨이트(weight)와 결합된다. 이와 같은 수신기는 탭을 T₀에 배치함으로써 가장 빠른 레이 및, 탭을 T₀+dt에 배치함으로써 dt만큼 지연된 레이 등을 검색한다. 상당한 에너지를 갖는 RAKE 탭 출력은, 적당히 웨이트되어, 수신된 신호 대 잡음 및 간섭비를 최대화하도록 결합된다. 따라서, 지연 라인의 총 시간 지연은 검색될 수 있는 도달 시간 지연량을 결정한다.

상이한 레이를 코히어런트 결합하는 포스트 상관기(post-correlator)를 사용한 종래의 RAKE 수신기의 다이어그램은 도 1에 도시되어 있다. 수신된 무선 신호는, 예컨대, 코사인 및 사인 파형과 혼합하고, RF 수신기에서 신호를 필터링하여, I 및 Q 칩 샘플을 산출함으로써 복조된다. 이들 칩 샘플은, 2개의 버퍼, 즉, I(동상) 샘플에 대한 하나의 버퍼 및 Q(직각 위상) 샘플에 대한 하나의 버퍼로 구성되는 버퍼에 의해 버퍼링된다. 각 버퍼의 하부는 시간적으로 가장 최근에 수신된 칩 샘플을 포함한다.

멀티플렉서는, 버퍼링된 칩 샘플을 수신하여, 일정 범위(range)의 I 칩 샘플 및 동일 범위의 Q 칩 샘플을 복소 상관기로 송신한다. 선택된 범위에는, 소정의 시간에 도달하는 N 칩 시퀀스에 대응하는 N개의 샘플이 포함된다. 예컨대, I 및 Q 버퍼가 159개의 칩 샘플(0-158)을 포함하고, N이 128인 경우, 멀티플렉서는, I 버퍼로부터의 칩 샘플 (i 내지 (i+127)) 및, Q 버퍼로부터의 칩 샘플 (i 내지 (i+127))을 상관기로 송신하며, 여기에서, i는 버퍼가 최초에 채워진 때로부터의 신호 레이의 이산 시간 인덱스(index)이다.

복소 상관값은, 2 세트의 신호 샘플 I 및 Q를 공지된 확산 시퀀스(코드)에 상관시키는 각 복소 상관기에 의해 형성된다. 상이한 복소 상관기는, 상이한 수신 샘플 범위 및 상이한 신호 레이에 대응한다. 멀티플렉서는 수신 샘플을 직렬 또는 병렬로 제공할 수 있다. 일반적으로, 복소 상관기는, 복소 입력 스트림(I + jQ 샘플)을 공지된 복소 시퀀스에 상관시켜, 복소 상관값을 산출한다. 기호 또는 확산 시퀀스가 복소수가 아닌 경우, 각 복소 상관기는 2개의 스칼라 상관기로서 병렬로 구성될 수 있으며, 이는 "반복소(half-complex)" 상관기로서 정의된다. 기호 시퀀스가 복소수인 경우, 복소 상관기는 복소 입력을 복소 시퀀스에 상관시켜, "완전 복소" 상관기로 된다.

다음의 상관에서, 복소 상관값은, 승산기에 송신되며, 여기에서, 이들 복소 상관값은 복소 RAKE 탭으로 지칭되는 복소수의 웨이트와 승산된다. 각 RAKE 탭은 실수부 및 허수부로 이루어지는 복소수이다. 복소 상관기는, 한 세트의 데이터를 공지된 기호 시퀀스에 상관시킨다. 일반적으로, 복소 상관값 및 RAKE 탭 값의 곱의 실수부만이 누산기로 송신된다. 누산기는, 처리되는 모든 신호 레이에 대해 웨이트된 상관 결과를 합산하여, 누산된 결과를 임계 소자로 송신한다. 임계 소자는, 입력이 임계치보다 큰 경우에는 이진수 "0"를 검출하고, 또는 입력이 임계치보다 작은 경우에는 이진수 "1"를 검출한다.

수식 표현에서는, 수신기에 의해 수신된 칩 샘플이 X(n) = I(n) + jQ(n)인 것으로 가정하며, 여기에서, I(n)은 I 성분 샘플이고, Q(n)은 Q 성분 샘플이며, n은 각각의 이산 시간에 대응하는 칩 샘플 인덱스이다. 도 1에서, I(n)은 하나의 버퍼에 저장되고, Q(n)은 다른 버퍼에 저장된다. 멀티플렉서는, 동일한 레이에 대응하는 일정 범위의 I 샘플 및 일정 범위의 Q 샘플을 선택한다. M(k,n) = M_I(k,n) + jM_Q(k,n)이, 레이 k에 대한 멀티플렉서 출력이고, N개의 샘플(n=0,N-1)을 제공할 경우에는, M(k,n) = X(n+k), M_I(k,n) = I(n+k), M_Q(k,n) = Q(n+k)이다.

복소 상관기는, 멀티플렉서로부터의 일정 범위의 데이터 샘플과 공지된 코드 시퀀스를 상관시킨다. 수신 데이터의 이산 시간 샘플인 데이터 샘플 X(k), X(k+1), ..., X(k+N-1)을 고려한다. 수신기가, N 값(일반적으로 ±1 값)으로 이루어진 코드 시퀀스 C(0), C(1), ... C(N-1)를 검출하려고 시도하는 경우, 상관기는, 아래의 수학식 1과 같이, N개의 데이터값의 어떤 세트를 N개의 코드 시퀀스값과 상관시킨다.

[수학식 1]

여기에서, 인덱스 k는 데이터 시퀀스에서 시작 위치를 나타낸다. 이것은 신호의 도달의 상대 시간에 대응한다. 상이한 도달 시간은 상이한 신호 레이에 대응한다. 따라서, 레이 k는 필요한 데이터값의 범위 {X(k), X(k+1),..., X(k+N-1)}에 대응한다. N이 큰 경우, 레이 k 및 k+1은 실질적으로 중복하는 범위에 대응한다.

R(k)의 계산은, 입력 데이터 범위에 병렬 또는 직렬로 액세스함으로써 실행될 수 있다. 도 2는 병렬 방법을 나타낸다. 데이터 버퍼는 수신된 신호의 연속 시간 샘플 X(n)을 저장한다. 멀티플렉서는, 상관기(55)로 송신되는 N개의 데이터값의 범위 {X(k), X(k+1),..., X(k+N-1)}를 선택한다. 상관기로의 각 입력에 대응하는 승산기는, 각 입력값을 대응하는 코드화 시퀀스값과 승산한다. 그 곱은 가산기에서 상관값 R(k)를 형성하기 위해 합산된다.

도 3은 R(k)를 계산하기 위해 입력 범위에 직렬로 액세스하는 것을 나타낸다. 입력 버퍼는 수신된 데이터 샘플을 저장한다. 한번에 하나의 샘플만이 상관되기 때문에, 버퍼는 하나의 샘플 길이만일 수 있다. 버퍼가 하나 이상의 샘플 길이일 경우에는, 특정 샘플 X(k+i)를 선택하기 위해 멀티플렉서가 필요하며, 여기에서, i는 제어 프로세서에 의해 결정된다. 선택된 값은 상관기로 송신된다. 상관기는, 먼저, 승산기를 이용하여, 코드 시퀀스의 하나의 구성 요소 C(i)와 입력 X(k+i)의 곱을 계산한다. 그 후, 이 곱은, 이전의 곱을 저장하는 누산기에 가산된다. 누산기는 초기에 0으로 설정된 후, i가 0으로부터 N-1까지 스텝(step)되어, N개의 곱의 누산을 가능하도록 한다. N개의 곱이 누산된 후에, 이들 곱은 상관값 R(k)을 제공하는 상관기로부터 출력된다. 상관을 병렬 또는 직렬로 실행하여도, 각 데이터값 X(n)은 b개의 비트로 이루어진다. 이 비트는, 모두 동시에(병렬 계산) 또는 한번에 하나씩(비트 직렬 방법) 액세스되어 사용될 수 있다.

사용되는 상관 방법에 무관하게, 레이 k에 대한 상관기는, 멀티플렉서 출력 M(k,n)을 실(real) 코드 시퀀스 C(n)에 상관시켜, 복소 상관값 R(k) = R_I(k)+jR_Q(k)을 산출하며, 여기에서,

[수학식 2]

및

[수학식 3]

.

RAKE 결합기는, RAKE 탭 W(k) = W_I(k) + jW_Q(k)을 사용하여, 상관값을 승산하여, 그 결과를 결정 통계치 Z에 누산한다, 여기에서,

[수학식 4]

그 후, 양(quantity) Z는, "0" 또는 "1"이 송신되는지를 결정하기 위해 임계 소자(7)에서 임계치가 결정된다.

도 4는 현재의 CDMA RAKE 수신기의 일부를 도시하는 다른 다이어그램이다. 직접 시퀀스 CDMA(DS-CDMA)에서, 펄스 정합 필터, 여기에서는, 유한 임펄스 필터(FIR)가 필요하다. 이 필터는, 송신기내의 대응하는 펄스형 필터와 함께, 나이퀴스트 기준을 충족함으로써, 칩간 간섭("ICI")이 존재하지 않도록 한다.

또한, 시스템은, 데시메이션(decimation)이 실행되기 전에, 정확한 신호의 위상을 가져야 하는 문제가 있다. 이것은, 필터링 전 또는 후에 처리될 수 있다. 필터링 후의 신호는 임계적인 데시메이트(decimate)를 행해 칩 속도(rate)까지 다운될 수 있다. 그러나, 이것은, 샘플을 최대 「아이 오프닝(eye opening)」에 대응시키도록 신호의 위상을 보정하기 위해 부분(fractional) 샘플 지연을 필요로 한다.

또한, 보다 고속으로 위상을 조정함으로써, 필터링이 실행되기 전에 신호의 정확한 위상을 획득할 수 있다. 그러나, 이것은, 각 RAKE 탭에 대해 개별 데시메이팅 필터를 필요로 하고, RAKE 탭의 수가 적은 경우에만 경제적이다.

현재의 기지국에서, 필터의 비용은 다수의 사용자 간에 공유될 수 있다. 여기에서, 상기 문제에 대한 해결책은, 최대 아이 오프닝에 "충분히 근접한(sufficiently close)" 샘플링을 가능하게 하기 위해, 예컨대, 4 내지 8의 오버샘플링 비를 유지하는 것이다. 4 내지 8의 오버샘플링 비는, 단지 예일 뿐이고, 보다 높고, 보다 낮거나 그 사이의 다른 비가 가능하다. 또한, 이 비는 정수비일 필요도 없다. 그 후, 칩 속도로의 데시메이션 다운이 개별 RAKE 탭에 의해 행해진다. 여기에서, 저 샘플링 비율은 부정확한 샘플링으로부터의 정보의 손실을 보다 크게 할 수 있다.

그러나, 이동국에서, 필터는 필터에 대한 전체 비용을 부담해야 하는 하나의 사용자만에 의해 사용된다. 따라서, 필터는, 이상적으로는, 이동 유닛에서 가능한 적은 전력 또는 공간을 소비하도록 제조되어야 한다. 아날로그/디지털(A/D) 변환기에 의해 소비되는 전력도 또한 최소화되어야 한다.

도 4에 도시되어 있는 바와 같은 이동 수신기에서는, 그 자체와 콘볼브(convolve)될 시에 ICI가 없는(ICI-free)인 루트 레이즈드 코사인 필터(root raised cosine filter)를 A/D 변환기로부터의 다중 비트 출력 신호에 적용할 수 있다. 신호의 I 및 Q 부분에 대해 각각 하나인 2개의 A/D 변환기가 사용되거나, 또는 디지털 I/Q 복조기가 사용된다. 이들 필터는, 예컨대, 칩 속도의 4배의 오버샘플링 속도(OSR)로 신호에 적용되어, RAKE 탭에 대해 양호한 시간 분해능을 달성한다.

칩 속도의 4배와 상이한 OSR이 또한, 실행 비용 및 검출 손실 간의 각종 트레이드 오프(trade-off)에 기초하여 사용될 수 있다.

그 후, 필터링된 신호는, 다중 경로 채널 응답에서 각 반향(reflection)에 대해 개별적으로 지연되는 PN 시퀀스와 승산된다. 그 후, 이 신호는 1 비트의 시간 주기에 걸쳐 적분된다. PN 시퀀스와의 승산 및 비트 구간에 걸친 적분은, 역확산 또는 PN 시퀀스와의 상관으로서 공지되어 있다.

이들 현재의 이동 장치 내의 필터는, 양호한 필터링을 달성하기 위해, 예컨대, 16배 정도의 사이드로브(sidelobe)를 필요로 한다. 이것은, 오버샘플링의 필요성에 부가하여, 많은 승산기를 구성하게 된다. 불행하게도, 승산기는, 가산기와 같은 다른 유닛과 비교하여 실질적인 전력 및 칩 영역을 소비한다.

본 발명은, 펄스형 또는 펄스 정합 필터를, 도 4에 도시되어 있는 바와 같은 입력 신호로부터, 도 5에 도시되어 있는 바와 같은 PN 시퀀스로 이동시킴으로써, 다른 목적 중에서 전력 소비 및 칩 영역을 감소시키는 목적을 달성한다. 그 후, PN 시퀀스의 펄스형 필터링된 버전을 이용하여 상관이 실행된다. 이것은, 입력 신호에 대한 다중 비트 펄스 정합 필터를, 필요한 오버샘플링 비까지 보간하는 PN 시퀀스에 대한 1 비트 펄스형 필터로 치환하는 이점을 갖는다.

필터는 1 비트 입력을 갖기 때문에, 승산기를 가산기로 간소화시키고, 가산기의 수는 짧은 PN 시퀀스에 대응하는 다수의 필터 응답을 저장함으로써 감소될 수 있다. 4 칩 시퀀스에 대응하는 6개의 응답을 저장하는 경우에는, 가산기의 수를 4만큼 감소시킬 수 있다. 필요한 응답의 수는 16이지만, 시간 역전 및/또는 반전에 의해, 6개의 저장된 응답을 16개의 모두에 대해 사용할 수 있다.

이 결과, 현재의 기술 수준과 비교하여, 오버샘플링 비의 증가에 따라 승산기의 수가 증가하는 경우, 본 발명에서는 가산기의 수는 오버샘플링 비가 증가하여도 증가하지 않는다. 그러나, 현재의 방법에서는, 승산기의 속도가 오버샘플링 비의 증가에 따라 증가할지라도, 가산기의 동작 속도는 오버샘플링 비의 증가에 따라 증가한다.

(예컨대, 비트 구간에 대응하는) PN 시퀀스의 일부의 필터링된 버전은 시퀀스의 전후의 다수의 필터 사이드로브(sidelobe)를 시간적으로 신장(stretch out)하기 때문에, 2개의 상관기는 전체 PN 시퀀스를 처리할 수 있도록 중복하여야 한다. 본 발명에서는, 이들이 다른 모든 비트를 역확산하도록 설계되어 있다. 보다 긴 주기가 동일 상관에서 종료하는 2개의 비트로부터의 정보를 생성시키기 때문에, 1 비트는 상관시키기 위한 가장 긴 길이이다. 그러나, 또한, 2개의 하프비트(half-bit) 구간에 걸쳐 상관시켜, 그 후에 2개의 결과를 가산하거나, 3개의 1/3 비트 구간에 걸쳐 상관시키는 것 등이 가능하다. 확산율이 64인 경우, 필터는 제 3 상관기를 사용할 필요 없이, 64 칩 길이의 임펄스 응답을 가질 수 있다.

본 발명은 A/D 변환기로부터의 시그마-델타 변조된 신호를 사용할 수도 있다. 본 발명에서, 시그마-델타 신호는, 데시메이션 필터링될 필요가 없어, 저가의 시그마-델타 A/D가, 잡음을 필터 아웃(filter out)하여 데시메이트할 필요 없이, 신호에 대한 충분한 통과 대역으로 사용될 수 있다. 결과적으로, 본 발명은, 종래 기술의 수신기보다 전력 소비가 적다. 본 발명이 상술한 바와 같이 요약되었지만, 본 발명에 따른 방법은 첨부된 청구항 제1항에 따라 한정된다. 여러 가지 실시예는 종속 청구항 제2항 내지 제13항에서 한정되어 있다.

본 발명은 첨부한 도면에 예시되어 있고, 예로서만 제공되어 있는 본 발명의 바람직한 실시예를 참조하여 더욱 상세히 설명한다.

도 1은 종래 기술의 RAKE 수신기의 기능적인 개략도이다.

도 2는 종래 기술의 병렬 상관기의 기능적인 개략도이다.

도 3은 종래 기술의 직렬 상관기의 기능적인 개략도이다.

도 4는 도시된 하나의 RAKE 탭을 가진 종래 기술의 CDMA RAKE 수신기의 일부를 도시한 개략도이다.

도 5는 본 발명에 따라 필터링된 PN 시퀀스를 사용하는 개략적인 CDMA RAKE 수신기를 도시한 것이다.

도 6은 본 발명의 선택적인 실시예를 도시한 것이다.

도 5에는 본 발명에 따른 기술을 사용하는 CDMA RAKE 수신기의 다이어그램이 도시되어 있다. 하나의 RAKE 탭(500)이 여기에 도시되어 있다. 의사 잡음(PN) 시퀀스(510)는 한번에 1 비트씩 수신기에 공급된다. 여기에서는, 바람직한 실시예에서 도시된 의사 잡음 시퀀스(510)이지만, 이것은, 일반적으로, 임의의 확산 또는 역확산 시퀀스일 수 있다. 여기에서는, 다른 모든 비트에 대해 2개의 상관기 사이에서 교대로(alternately) 절환하는 스위치(520)가 도시되어 있다.

PN 시퀀스의 일부의 필터링된 버전이 시퀀스의 전후에 다수의 필터 사이드로브를 시간적으로 신장하기 때문에, 2개의 상관기는 전체 PN 시퀀스를 처리할 수 있도록 중복하여야 한다. 이들은 다른 모든 비트를 역확산한다. 보다 긴 주기가 동일 상관에서 종료하는 2 비트로부터의 정보를 생성시키기 때문에, 1 비트는 상관시키기 위한 가장 긴 길이이다. 그러나, 또한, 2개의 하프비트 구간에 걸쳐 상관시켜, 그 후에 2개의 결과를 가산하거나, 3개의 1/3 비트 구간에 걸쳐 상관시키는 것 등이 가능하다. 확산율이 64인 경우, 즉, 1 비트당 64칩인 경우, 필터는 제 3 상관기를 사용할 필요 없이, 64 칩 길이의 임펄스 응답을 가질 수 있다.

PN 시퀀스의 각 교대 비트(alternating bit)는 필터(530, 540)에 교대로 공급된다. 여기에는 2개의 필터가 도시되어 있지만, 이들 2개의 필터는 PN 시퀀스의 교대 비트를 교대로 필터링하는 하나의 필터로서 구현되는 것도 가능하다. 이들은 또한 그들의 자원을 완전히 또는 불완전하게 공유하는 2개의 필터로서 구현될 수도 있다.

이들 필터(530, 540)는, PN 시퀀스로부터의 단일 비트에 사용되는 경우를 제외하고, 일반적으로, 도 4에 도시되어 있는 바와 같은 유한 임펄스 응답(FIR) 필터이다. 이것에 의해, 도 4에서와 같은 입력 신호에 대한 다중 비트 펄스 정합 필터를, 도 5에서 N인 필요한 오버샘플링비(OSR)까지 보간하는 PN 시퀀스에 대한 1 비트 펄스형 필터로 치환할 수 있다.

보간은, 필터(530, 540)의 출력이 입력보다 높은 샘플 속도에 있을 때 행해진다. 그것은, 출력 샘플 속도까지의 샘플 속도를 획득하기 위해 입력 스트림의 샘플 사이에 0의 샘플을 삽입하고, 입력 및 출력 속도가 동일한 필터를 사용하는 것으로 보여질 수 있다. 다중 속도 필터를 이용하여, 이것을 효율적으로 행하는 방법은, 여러 방법에서 보여질 수 있지만, 특히, 간단하게는, 필터에서, 미리 0과 함께 있는 것으로 알려진 모든 승산을 폐기하는 것이다. 0과의 승산의 결과가 0으로 되는 것이 공지되어 있기 때문에, 이들 결과는 출력에 어떠한 영향도 주지 않는다.

필터(530, 540)에는, 실제로, 신호(501)와의 승산을 위한 계수로서 사용되는 임펄스 응답이 기억되어 있다. 필터(530, 540)를 통해 1 비트를 송신하면은, 필터의 응답이 출력으로서 제공된다. 필터(530, 540)를 통해 2 비트의 시퀀스를 송신하면은, 2개의 크기(1 비트의 경우에는 플러스 또는 마이너스 1, 즉, +1 또는 -1일 수 있음) 및 2개의 대응하는 시간 시프트에 대한 필터의 임펄스 응답의 중복이 제공된다. 이것은, 가산기, 예컨대, (550, 560)가 출력에서 2개의 응답을 가산하는 것을 필요로 한다.

2 비트 시퀀스에 대한 필터(530, 540)로부터의 가능한 출력의 수는 4 (-1-1, -1+1, +1-1, +1+1)이다. 조합(-1-1 및 +1+1)은 실제로 서로 역이며, 그래서, 이들은 마이너스(-) 부호를 갖거나 갖지 않고, 동일하게 저장된 응답으로서 획득될 수 있다. (-1+1 및 +1-1)의 조합은 서로 반전되고, 서로 역전된 것이며, 이는, 대응하는 출력 시퀀스가, 출력에 마이너스 부호를 선택적으로 가산하거나, 또는 2 비트의 조합에 대한 임펄스 응답을 순방향으로 또는 역방향으로 판독함으로써 동일하게 저장된 응답으로부터 획득될 수 있다는 것을 의미한다.

이러한 기술을 이용하면은, 2개의 응답만이 저장될 필요가 있다. 예컨대, +1+1 및 +1-1에 대한 응답 및, 2 비트 입력에 대한 응답의 경우에는, 가산기가 사용될 필요가 없다. 이에 대응하여, 4 비트 시퀀스에 대한 입력의 조합의 수는 16개이고, 어떤 응답이 판독되는지 및 이후에 어떤 동작이 행해지는지를 결정하기 위해, 대칭의 4 비트 시퀀스의 반전 및 역전을 이용함으로써, 16개 대신에, 6개의 응답을 저장하는 것으로 저감될 수 있다. 4 비트의 시퀀스에 대응하는 임펄스 응답이 가산기 없이 획득될 수 있기 때문에, 가산기의 수는 1/4로 저감된다.

1 칩 시퀀스, 즉, 통상의 FIR 필터에서의 그룹화는, N개의 샘플 필터 응답을 위해 하나의 저장된 응답 및 N-1개의 가산기를 필요로 한다. 2 칩 시퀀스에서의 그룹화는, 2개(저감되지 않은 경우에는 4개)의 저장된 응답 및 N/2-1개의 가산기를 필요로 한다. 3 칩 시퀀스에서의 그룹화는, 3개(저감되지 않은 경우에는 8개)의 저장된 응답 및 N/3개의 가산기를 필요로 한다. 4 칩 시퀀스에서의 그룹화는, 6개(저감되지 않은 경우에는 16개)의 저장된 응답 및 N/4-1개의 가산기를 필요로 한다. 저장된 응답의 수, 즉, 소비되는 영역 및 가산기의 수, 즉, 주로 소비 전력 사이에는 트레이드오프(tradeoff)가 존재한다. 이들 가산기는 여기에 도시되어 있지 않지만, 필터(530, 540)의 전체 또는 이들의 공유 자원이다. 이들은 상관의 부분을 실행하는데 사용되는 가산기(550, 560)과 대비된다. 마찬가지로, 필터 응답을 저장하는 저장 수단도 각 필터(530, 540)의 일부이고, 도 5에는 상세히 도시되어 있지 않다.

FIR 필터가 1 비트 입력을 갖기 때문에, 도 4에서와 같은 종래 기술의 수신기의 승산기는 도 5의 본 발명의 가산기로 축소된다. 짧은 PN 시퀀스에 대응하는 다중 필터 응답을 저장함으로써, 가산기의 수를 감소시키는 것도 가능하다. 예컨대, 4 칩 시퀀스에 대응하는 6개의 응답을 저장함으로써, 가산기의 수를 4개만큼 감소시킬 수 있다. 본 발명에서, 승산기 대신에 가산기를 사용하는 데에는 이점이 있다. 승산기를 사용하는 현재의 방법에서는, 승산기의 수 및 이들의 동작 속도는, 도 4에서와 같은 종래의 수신기에서의 오버샘플링비에 따라 증가한다. 그러나, 본 발명에 따라 가산기를 사용하는 시스템에서는, 도 5에 도시된 바와 같이, 오버샘플링비(OSR)까지 보간하는 1 비트 필터를 사용하여 오버샘플링비를 증가시켜도 가산기의 수가 증가하지 않는다. 가산기의 속도는 OSR의 증가에 따라 증가한다.

본 발명의 바람직한 실시예에서, 입력 신호(501)는 A/D 변환기(540)에 공급되거나, 상기 신호는 디지털 영역에서 변조될 수 있다. 일반적인 A/D 변환기(540)가 도 5에 도시되어 있지만, 이하 논의되는 이유로 시그마-델타 A/D 변환기가 사용되는 것이 바람직하다.

저역 통과 응답이 상관 시퀀스 내에 존재하기 때문에, 시그마-델타 신호는 데시메이션 필터링될 필요가 없다. 이 결과, 신호에 대해 충분한 통과 대역을 갖는 저가의 시그마-델타 A/D 변환기를 사용할 수 있지만, 잡음을 필터 아웃하여 데시메이트할 필요는 없다. 시그마-델타 변조기는, 다수의 경우에, 시간 분해능에 대해 언제나 필요한 것보다도, 즉, 8 내지 16 배 크기의 오버샘플링비를 가질 필요는 없다. A/D 변환기로부터의 신호는, 그 후, 출력으로 전송되기 전에 필터링된 PN 시퀀스와 상관된다.

상술한 바와 같이, 출력 1(570) 및 출력 2(580)는, 시퀀스로부터 교대 비트, 또는 교대 비트의 일부를 수신한다. 상술한 바와 같이, 2개의 하프비트 구간에 걸쳐 상관시키고, 그 후에 2개의 결과를 가산하거나, 3개의 1/3 비트 구간에 걸쳐 상관시키는 것도 가능하다. 따라서, 출력 1 및 출력 2는, 상관이 전체 비트에 대하여 또는 비트의 일부에 대해서만 행해지는지에 따라, 다수의 교대 비트 또는 교대 비트의 일부를 수신한다.

역확산 시퀀스, 여기에서는 1 비트의 보간 필터인 PN 시퀀스(510)에 대해, 펄스형 필터를 사용하는 이점은, 매우 긴 임펄스 응답이 저 하드웨어 비용으로 획득될 수 있다는 것이다. 1 비트 필터는 또한 저 전력이고, 전력 및 메모리 크기 간의 트레이드 오프(trade-off)가 가능하다. 본 발명의 다른 이점은, 시그마-델타 A/D 변환기의 사용에 의해, 데시메이션 필터를 사용하지 않고, 출력을 획득할 수 있다는 것이다. 시그마-델타 변환기는 신호를 감추기에 충분한 통과 대역폭을 가질 수 있다.

도 5에는, 2개의 1 샘플 지연기 또는 레지스터 Z^-1(555, 565)가 또한 도시되어 있다. 이들은 가산기(550, 560)와 조합하여, 도 4에서 ∑로 표시되는 적분기와 유사한 적분기를 형성한다. 비트 클록(bit_clk)(590)은 레지스터(555, 565)의 내용을 0으로 설정하는 덤프 신호(595)를 레지스터(555, 565)에 송신한다. 이 덤프 신호(595)는, bit_clk(590)의 양 또는 음의 에지 중 하나에서 송신된다.

도 6에는 본 발명의 선택적인 실시예가 도시되어 있다. 여기에서는, 레지스터가 트리거되는 방법이 상이하다. 비트 클록(bit_clk)(690)은, 레지스터(655, 665)의 내용을 0으로 설정하는 덤프 신호(695)를 레지스터(655, 665)에 송신한다. 이 덤프 신호(695)는 bit_clk(690)의 양 또는 음의 에지 중 하나에서 송신된다. 도 6에서, 덤프 신호(695)는 도 5에서와 상이하게 경로 설정된다. 도 6에서, 덤프 신호(695)는 하위 레지스터(665)에 송신된다. 레지스터(665)에 도달하기 전에, 덤프 신호는 분기되어, 상위 레지스터(655)에도 송신된다.

전술한 실시예는 단지 예시적인 것이지 제한하고자 하는 것은 아니다. 당업자는 본 발명의 사상 및 범위를 벗어남 없이 전술한 실시예로부터 여러 가지 변형 및 수정이 가능하다는 것을 이해할 것이다. 본 발명은 설명되어 있는 예에 제한되는 것이 아니라 이하의 청구의 범위와 동일한 범위로 간주되어야 한다.

Claims

입력 신호 및 확산 시퀀스에 대한 상관 수신기로서, 필터링 수단을 갖는 상관 수신기에 있어서,

상기 필터링 수단은 가산 수단 및 레지스터를 구비하여, 상기 확산 시퀀스를 필터링하기 위해 배치되는 것을 특징으로 하는 상관 수신기.
삭제
제 1 항에 있어서,

상기 입력 신호를 변환시키는 아날로그-디지털 변환 수단을 더 포함하는 것을 특징으로 하는 상관 수신기.
제 3 항에 있어서,

상기 입력 신호를 변환시키는 상기 아날로그-디지털 변환 수단은 시그마-델타 변조기인 것을 특징으로 하는 상관 수신기.
제 1 항에 있어서,

상기 확산 시퀀스는 의사 잡음(PN) 시퀀스인 것을 특징으로 하는 상관 수신기.
제 5 항에 있어서,

상기 필터링 수단은 상기 의사 잡음 시퀀스의 구간을 변경하기 위해 사용되고, 상기 구간은 1 비트 이하의 길이이며, 그것에 의해, 상기 구간을 고정 오버샘플링비 OSR=N까지 보간하고,

필터링된 구간은 상기 입력 신호와 상관되며,

상기 상관은 출력 수단에 송신되는 것을 특징으로 하는 상관 수신기.
제 6 항에 있어서,

상기 구간의 길이는 1 비트 길이의 분수 1/N이며, N은 정수인 것을 특징으로 하는 상관 수신기.
제 6 항에 있어서,

상기 상관은 상관 가산 수단을 이용하여 실행되고, 상기 각 상관 가산 수단으로부터의 상기 상관은 출력 수단에 송신되는 것을 특징으로 하는 상관 수신기.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

상기 필터링 수단은 저장 수단을 갖고, 상기 필터링 수단내의 상기 가산 수단의 수는, 상기 저장 수단에, 짧은 PN 시퀀스에 대응하는 다수의 필터 응답을 저장함으로써, 감소되는 것을 특징으로 하는 상관 수신기.
제 9 항에 있어서,

상기 저장된 다수의 필터 응답의 수는 시간 역전 및/또는 반전에 의해 감소되는 것을 특징으로 하는 상관 수신기.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

비트 클록은, 덤프 신호를 2개의 레지스터(Z^-1)에 송신하는데, 하나의 레지스터는 상기 필터링 수단에 대응하며, 상기 신호는 비트 클록의 양 또는 음의 에지의 어떤 것에서 송신되고, 상기 덤프 신호는 상기 레지스터의 내용을 0으로 설정하는 것을 특징으로 하는 상관 수신기.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

상기 필터링 수단은 유한 임펄스 응답 필터인 것을 특징으로 하는 상관 수신기.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

상기 필터링 수단은 펄스형 필터인 것을 특징으로 하는 상관 수신기.