KR100672725B1 - Method for Fabrication Semiconductor Device - Google Patents

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Abstract

본 발명은 금속배선 형성시 원하는 임계치수를 얻을 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device to obtain a desired critical dimension when forming metal wiring.

반도체 기판상에 금속층을 형성시키는 단계와, 상기 금속층상에 버퍼층 및 포토 레지스트층을 형성시키는 단계와, 상기 포토 레지스트층을 노광 및 현상하여 패터닝하는 단계와, 상기 패터닝된 포토 레지스트층을 마스크로 하여 상기 버퍼층을 패터닝하는 단계와, 상기 패터닝 된 버퍼층을 마스크로 하여 상기 금속층을 패터닝 하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a metal layer on a semiconductor substrate, forming a buffer layer and a photoresist layer on the metal layer, exposing and developing the photoresist layer, and patterning the photoresist layer as a mask. Patterning the buffer layer, and patterning the metal layer using the patterned buffer layer as a mask to form a metal wiring.

이러한 구성에 의하여 본 발명은 금속층의 패터닝 공정시 포토 레지스터의 두께를 금속층의 두께와 상관없이 조절 할 수 있어 원하는 임계치수로 금속배선을 형성 할 수 있다. By such a configuration, the present invention can control the thickness of the photoresist during the patterning process of the metal layer irrespective of the thickness of the metal layer, thereby forming the metal wiring with a desired critical dimension.

등방식각, 이방식각, 금속층, 절연층, 포토 레지스트, 임계치수  Equicorrosion angle, bicorrosion angle, metal layer, insulation layer, photoresist, critical dimension

Description

반도체 소자의 제조방법{Method for Fabrication Semiconductor Device}Manufacturing method of semiconductor device {Method for Fabrication Semiconductor Device}

도 1a 내지 도 1d는 종래기술에 의한 반도체 소자의 제조 공정을 단계적으로 나타내는 공정 단면도.1A to 1D are cross-sectional views showing step by step processes for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조공정을 단계적으로 나타내는 공정을 나타내는 단면도.2A to 2F are cross-sectional views showing steps showing a step of manufacturing a semiconductor device in accordance with the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

2 : 절연층 7, 117 : 마스크2: insulation layer 7, 117: mask

10, 100 : 반도체 기판 11, 111 : 금속층10, 100: semiconductor substrate 11, 111: metal layer

14, 114 : 포토 레지스트층14, 114: photoresist layer

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 금속배선의 원하는BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, to a desired metal wiring

임계치수를 얻을 수 있도록 한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device in which a critical dimension can be obtained.

일반적으로, 반도체 소자는 다양한 형태의 막(예를 들어, 실리콘막, 산화막, 필드 산화막, 폴리 실리콘막, 금속 배선막 등)이 적층되는 형태를 갖는다. 이러한 다층 구조의 반도체 소자는 증착 공정, 산화 공정, 포토 리소그라피 공정(포토 레 지스트층 도포, 노광, 현상 공정 등), 식각 공정, 세정 공정 및 린스 공정 등과 같은 여러 가지 공정들에 의해 제조된다. 상기 포토 리소그라피 공정은 임의의 막 위에 스핀 코팅 등의 방법을 통해 포토 레지스트(감광막)를 도포한다. 그리고, 원하는 형상이 패터닝 된 마스크를 이용하여 상기 포토 레지스트를 노광하고, 현상액을 이용하여 상기 노광된 포토 레지스트를 패터닝한다. 이와 같이 패터닝 된 포토 레지스트를 마스크로 이용하면 하부의 막을 선택적으로 제거(식각)한다.In general, semiconductor devices have a form in which various types of films (for example, silicon films, oxide films, field oxide films, polysilicon films, metal wiring films, etc.) are stacked. Such a multilayer semiconductor device is manufactured by various processes such as a deposition process, an oxidation process, a photolithography process (photoresist layer coating, exposure, development process, etc.), an etching process, a cleaning process, and a rinsing process. In the photolithography process, a photoresist (photosensitive film) is applied on an arbitrary film by spin coating or the like. The photoresist is exposed using a mask patterned with a desired shape, and the exposed photoresist is patterned using a developer. When the patterned photoresist is used as a mask, the underlying film is selectively removed (etched).

도 1a 내지 도 1d는 종래기술에 의한 반도체 소자의 금속배선 공정 단면도이다.1A to 1D are cross-sectional views of a metal wiring process of a semiconductor device according to the prior art.

도 1a 내지 도 1d를 참조하여 종래기술에 의한 반도체 소자의 금속배선 제조방법을 단계적으로 설명하면 다음과 같다.1A to 1D, the metal wiring manufacturing method of the semiconductor device according to the related art will be described in stages as follows.

먼저, 도 1a와 같이 반도체 기판(10)상에 금속층(11)을 형성한다. 이 때, 금속층(11)은 스퍼터링(Sputtering) 또는 화학 기상 증착법(Chemical Vapor Deposition)등으로 형성하며, 상기 금속층(11)은 알루미늄 등의 금속재질이 될 수 있다.First, as shown in FIG. 1A, the metal layer 11 is formed on the semiconductor substrate 10. In this case, the metal layer 11 may be formed by sputtering or chemical vapor deposition, and the metal layer 11 may be made of metal such as aluminum.

그리고, 상기 금속층(11)이 전면에 포토 레지스트층(14)을 도포한다. 이 때, 상기 포토 레지스트층(14)은 상기 금속층보다 더 두껍게 형성한다.Then, the photoresist layer 14 is coated on the entire metal layer 11. In this case, the photoresist layer 14 is formed thicker than the metal layer.

이어서, 반도체 기판(10)의 상부에 포토 레지스트층(14)을 패터닝하기 위한 개구부를 가지는 마스크(7)를 정렬시킨 후, 정렬된 마스크(7)를 통해 반도체 기판(10)의 포토 레지스트층(14)에 광을 조사한다. 이에 따라, 포토 레지스트층(14)은 상기 마스크(7)의 개구부를 통해 광이 조사되는 부분과 광이 조사되지 않은 부분의 특성이 달라진다. 이 때, 상기 포토 레지스트층(14)은 상기 금속층(11)의 두께에 비하여 포토 레지스트층(14)의 두께가 두껍게 형성되기 때문에 노광시 포토 레지스트층(14)의 상단부와 하단부에 조사되는 광량이 달라지게 되고, 현상 공정시 상기 포토 레지스트층(14)의 상단부보다 하단부의 폭이 넓어지는 포토 레지스트 푸트(Foot)가 발생하게 된다.Subsequently, after aligning the mask 7 having the opening for patterning the photoresist layer 14 on the semiconductor substrate 10, the photoresist layer of the semiconductor substrate 10 through the aligned mask 7 ( 14) to irradiate light. As a result, the photoresist layer 14 has different characteristics of the portion to which the light is irradiated and the portion to which the light is not irradiated through the opening of the mask 7. At this time, the photoresist layer 14 has a thicker thickness of the photoresist layer 14 than the thickness of the metal layer 11, so that the amount of light irradiated to the upper and lower ends of the photoresist layer 14 during exposure is increased. In the development process, a photoresist foot is generated in which a width of a lower end portion is wider than an upper end portion of the photoresist layer 14.

그런 다음, 도 1b와 같이 광에 의해 패터닝된 포토 레지스트층(14)을 현상함으로써 금속층(11)상에 포토 레지스트 패턴(14a)을 형성한다. 이러한 현상 공정에 의한 포토 레지스트 마스크 패턴에는 노광 공정에 의한 포토 레지스트 푸트(15)가 남게 된다.Then, the photoresist pattern 14a is formed on the metal layer 11 by developing the photoresist layer 14 patterned by light as shown in FIG. 1B. The photoresist foot 15 by the exposure process remains on the photoresist mask pattern by the development process.

이어서, 도 1c와 같이 포토 레지스터 패턴(14a)을 마스크로 이용하여 금속층(11)을 식각하여 반도체 기판(10)상에 금속배선(11a)을 형성한다. Subsequently, as shown in FIG. 1C, the metal layer 11 is etched using the photoresist pattern 14a as a mask to form the metal wiring 11a on the semiconductor substrate 10.

그리고, 도 1d와 같이 상기 포토 레지스트 패턴(14a)을 제거하여 반도체 기판(10)상에 금속배선(11a)을 형성한다. 그러나, 이와 같은 종래기술에 의한 반도체 소자의 금속배선 형성 방법에 있어서는 다음과 같은 문제점이 있었다.1D, the photoresist pattern 14a is removed to form the metal wiring 11a on the semiconductor substrate 10. However, there is a problem in the metal wiring forming method of the semiconductor device according to the prior art as follows.

즉, 포토 레지스트(14a)의 노광 및 현상 공정 시 발생되는 포토 레지스트 푸트로 인하여 원하는 임계치수보다 큰 폭의 금속배선이 형성된다. 따라서, 종래기술에 따른 반도체 소자의 제조 방법은 원하는 임계치수의 금속배선을 얻을 수 없으며 불필요한 임계치수 손실이 발생된다. That is, the photoresist foot generated during the exposure and development processes of the photoresist 14a forms metal wirings having a width larger than the desired threshold. Therefore, the semiconductor device manufacturing method according to the prior art cannot obtain the metal wiring of the desired critical dimension, and unnecessary threshold dimension loss occurs.

본 발명은, 이와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 원하는 임계치수의 금속배선을 얻을 수 있도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve such a problem of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device in which a metal wiring having a desired critical dimension can be obtained.

상기와 같은 목적을 달성하기 위한, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판상에 금속층을 형성시키는 단계와, 상기 금속층상에 버퍼층을 형성시키는 단계와, 상기 버퍼층상에 포토 레지스트 층을 형성시키는 단계와, 상기 포토 레지스트층을 패터닝하는 단계와, 상기 포토 레지스트층을 마스크로 하여 상기 버퍼층을 패터닝하는 단계와, 상기 버퍼층을 마스크로 하여 상기 금속층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a metal layer on a semiconductor substrate, forming a buffer layer on the metal layer, and forming a photo on the buffer layer. Forming a resist layer, patterning the photoresist layer, patterning the buffer layer using the photoresist layer as a mask, and patterning the metal layer using the buffer layer as a mask It features.

상기 버퍼층의 재질은 질화실리콘인 것을 특징으로 한다.The material of the buffer layer is characterized in that the silicon nitride.

상기 버퍼층은 건식 식각으로 패터닝되는 것을 특징으로 한다.The buffer layer is characterized in that it is patterned by dry etching.

상기 금속층은 Cl2/BCl3/Ar/CHF3을 포함하는 반응가스에 의해 식각되는 것을 특징으로 한다.The metal layer is etched by a reaction gas containing Cl 2 / BCl 3 / Ar / CHF 3 .

상기 금속층과 상기 버퍼층의 두께비는 5:1 이하인 것을 특징으로 한다.The thickness ratio of the metal layer and the buffer layer is characterized in that 5: 1 or less.

상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a method of manufacturing a semiconductor device according to the present invention having the above characteristics will be described in more detail as follows.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 단계적으로 나타내는 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention in stages.

도 2a와 같이, 반도체 기판(100)상에 금속층(111)을 3000 ~ 5000Å 두께로 형성한다. 이 때, 금속층(111)은 스퍼터링(Sputtering) 또는 화학 기상 증착법(CVD, Chemical Vapor Deposition)등의 증착 공정을 이용하여 형성하며, 상기 금속층(111)은 알루미늄 등의 금속 재질이 될 수 있다. As shown in FIG. 2A, the metal layer 111 is formed on the semiconductor substrate 100 to have a thickness of 3000 to 5000 Å. In this case, the metal layer 111 is formed using a deposition process such as sputtering or chemical vapor deposition (CVD), and the metal layer 111 may be made of a metal material such as aluminum.

그런 다음, 상기 금속층(111)상에 질화 실리콘(Si3N4)등의 버퍼층(112)을 1600 ~ 2000Å 두께로 형성한다.Then, a buffer layer 112 such as silicon nitride (Si 3 N 4 ) is formed on the metal layer 111 to a thickness of 1600 to 2000 Å.

그런 다음, 상기 버퍼층(112) 위에 포토 레지스트층(114)을 3000 ~4000Å 두께로 형성한다. 그리고, 반도체 기판(100)의 상부에 포토 레지스트층(114)을 패터닝하기 위한 개구부를 가지는 마스크(117)를 정렬시킨 후, 정렬된 마스크(117)를 통해 포토 레지스트층(114)을 노광한다. 이에 따라, 포토 레지스트층(114)은 마스크(117)의 개구부를 통해 조사되는 광에 의해 노광된다. Then, the photoresist layer 114 is formed on the buffer layer 112 to a thickness of 3000 ~ 4000Å. The mask 117 having an opening for patterning the photoresist layer 114 is aligned on the semiconductor substrate 100, and then the photoresist layer 114 is exposed through the aligned mask 117. Accordingly, the photoresist layer 114 is exposed by light irradiated through the opening of the mask 117.

이 때, 상기 포토 레지스트층(114)의 두께가 두껍기 때문에 노광시 포토 레지스트층(114)의 상단부와 하단부에 조사되는 광량이 달라지게 된다. At this time, since the thickness of the photoresist layer 114 is thick, the amount of light irradiated on the upper end and the lower end of the photoresist layer 114 during exposure is changed.

그런 다음, 도 2b과 같이 노광된 포토 레지스트층(114)을 현상하면, 상술한 바와 같이 포토 레지스트층(114)의 상단부와 하단부에 조사되는 광량이 다르기 때문에 상단부보다 하단부의 폭이 넓은 포토 레지스트 패턴(114a)이 형성된다. 즉, 상기 포토 레지스트 패턴(114a) 하단부에는 노광 공정에 의한 포토 레지스트 푸트(115)가 형성 된다.Then, when the exposed photoresist layer 114 is developed as shown in FIG. 2B, since the amount of light irradiated to the upper end and the lower end of the photoresist layer 114 is different as described above, the photoresist pattern having a wider lower end than the upper end 114a is formed. That is, a photoresist foot 115 is formed on the lower end of the photoresist pattern 114a by an exposure process.

이어서, 도 2c와 같이 상기 포토 레지스터 패턴(114a)을 마스크로 하여 상기 버퍼층(112)을 화학 건식 식각(Chemical Dry Etch)공정으로 식각하여 버퍼층 패턴(112a)을 형성한다. 상기 화학 건식 식각은 수직 및 수평 방향으로 식각하는 등방식각의 특성을 갖기 때문에 상기 버퍼층 패턴(112a)은 포토 레지스트 패턴(114a)의 포토 레지스트 푸트(115) 폭보다 좁은 폭이 남게 된다. 이 때, 상기 버퍼층 패턴(112a)의 양 측면 식각량은 100Å 내지 200Å으로 조절한다. Subsequently, as shown in FIG. 2C, the buffer layer 112 is etched using a chemical dry etching process using the photoresist pattern 114a as a mask to form a buffer layer pattern 112a. Since the chemical dry etching has the characteristic of an isotropic angle etching in the vertical and horizontal directions, the width of the buffer layer pattern 112a is smaller than the width of the photoresist foot 115 of the photoresist pattern 114a. At this time, the etching amount of both sides of the buffer layer pattern 112a is adjusted to 100 kPa to 200 kPa.

즉, 상기 포토 레지스트 패턴(114a)층의 상단부의 폭과 상기 버퍼층 패턴(112a)의 폭이 같게 되도록 상기 버퍼층 패턴(112a)의 식각 공정 시간을 조절한다.  That is, the etching process time of the buffer layer pattern 112a is adjusted so that the width of the upper end portion of the photoresist pattern 114a and the width of the buffer layer pattern 112a are the same.

이어서, 상기 포토 레지스트 패턴(114a)를 제거한다. Next, the photoresist pattern 114a is removed.

도2e와 같이, 상기 버퍼층 패턴(112a)을 마스크로 이용하여 상기 반도체 기판(100)의 금속층(111)을 식각하여 금속 배선(111a)을 형성한다. 이 때, 금속층(111)은 Cl2/BCl3/Ar/CHF3을 포함하는 화학 반응가스에 의해 식각한다. 마스크 패턴으로 사용한 상기 버퍼층 패턴(112a)의 폭과 식각 된 금속배선(111a)의 폭은 임계치수를 초과하지 않는다. 즉, 반도체 기판(100)상에 패터닝된 버퍼층 패턴(112a)의 폭에 대응되도록 패터닝된다. 금속층(111)의 두께에 따라 마스크 패턴으로 이용된 버퍼층(112)의 두께를 조절한다. 바람직하게는 금속층(111)과 버퍼층(112)의 두께 비율은 5:1 이하가 되도록 한다.As illustrated in FIG. 2E, the metal layer 111 of the semiconductor substrate 100 is etched using the buffer layer pattern 112a as a mask to form a metal wiring 111a. At this time, the metal layer 111 is etched by a chemical reaction gas containing Cl 2 / BCl 3 / Ar / CHF 3 . The width of the buffer layer pattern 112a used as the mask pattern and the width of the etched metal wiring 111a do not exceed a critical dimension. That is, it is patterned to correspond to the width of the buffer layer pattern 112a patterned on the semiconductor substrate 100. The thickness of the buffer layer 112 used as the mask pattern is adjusted according to the thickness of the metal layer 111. Preferably, the thickness ratio of the metal layer 111 and the buffer layer 112 is set to 5: 1 or less.

이어서, 도 2f와 같이 반도체 기판(100)상에 패터닝된 금속층(111)상의 버퍼층 패턴(112a)을 제거함으로써 반도체 기판(100)상에는 원하는 임계치수를 가지는 금속배선이 형성된다. Subsequently, as shown in FIG. 2F, the metal layer having the desired critical dimension is formed on the semiconductor substrate 100 by removing the buffer layer pattern 112a on the patterned metal layer 111 on the semiconductor substrate 100.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아 니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.  Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

이상의 설명에서와 같이 본 발명의 실시 예에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.  As described above, the method of manufacturing the semiconductor device according to the embodiment of the present invention has the following effects.

즉, 본 발명은 금속층 위에 버퍼층과 포토 레지스트를 차례로 증착하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 버퍼층을 식각하여 버퍼층 패턴을 현상한 후, 상기 버퍼층 패턴을 마스크로 이용하여 상기 금속층을 패터닝 한다.That is, the present invention forms a photoresist pattern by sequentially depositing a buffer layer and a photoresist on a metal layer, and using the photoresist pattern as a mask to etch the buffer layer to develop a buffer layer pattern, followed by The metal layer is patterned using a pattern as a mask.

따라서, 상기 포토 레지스트 패턴에서 발생되는 포토 레지스트 푸트로 인한 금속배선의 임계치수의 손실을 방지 할 수 있다.Therefore, it is possible to prevent the loss of the critical dimension of the metal wiring due to the photoresist foot generated in the photoresist pattern.

또한, 본 발명은 금속층의 패터닝 공정 시 포토 레지스트의 두께를 금속층 두께와 상관없이 조절 할 수 있어 원하는 임계치수로 금속배선을 형성 할 수 있다.  In addition, the present invention can control the thickness of the photoresist regardless of the thickness of the metal layer during the patterning process of the metal layer can form a metal wiring with a desired threshold dimension.

Claims (8)

반도체 기판상에 금속층을 형성시키는 단계와,Forming a metal layer on the semiconductor substrate, 상기 금속층상에 버퍼층 및 포토 레지스트층을 형성시키는 단계와,Forming a buffer layer and a photoresist layer on the metal layer; 상기 포토 레지스트층을 노광 및 현상하여 패터닝하는 단계와,Exposing and developing the photoresist layer to pattern the photoresist layer; 상기 패터닝된 포토 레지스트층을 마스크로 하여 상기 버퍼층을 패터닝하는 단계와,Patterning the buffer layer using the patterned photoresist layer as a mask; 상기 패터닝 된 버퍼층을 마스크로 하여 상기 금속층을 패터닝 하여 금속 배선을 형성하는 단계를 포함하며; Patterning the metal layer using the patterned buffer layer as a mask to form a metal wiring; 상기 금속층과 상기 버퍼층의 두께비는 5:1 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.The thickness ratio of the metal layer and the buffer layer is 5: 1 or less method for manufacturing a semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 버퍼층은 질화실리콘인 것을 특징으로 하는 반도체 소자의 제조방법.The buffer layer is a method for manufacturing a semiconductor device, characterized in that the silicon nitride. 제 1 항에 있어서, The method of claim 1, 상기 버퍼층은 화학 건식 식각으로 패터닝함을 특징으로 하는 반도체 소자의 The buffer layer of the semiconductor device, characterized in that for patterning by chemical dry etching 제조방법.Manufacturing method. 제 1 항에 있어서, The method of claim 1, 상기 금속층은 Cl2/BCl3/Ar/CHF3을 포함하는 반응가스를 이용하여 식각함을 특징으로 하는 반도체 소자의 제조방법The metal layer is a method of manufacturing a semiconductor device characterized in that the etching using a reaction gas containing Cl 2 / BCl 3 / Ar / CHF 3 제 1 항에 있어서,The method of claim 1, 상기 포토 레지스트층의 두께는 3000 ~ 4000Å범위인 것을 특징으로 하는 반도체 소자의 제조 방법.The thickness of the photoresist layer is a manufacturing method of a semiconductor device, characterized in that the range of 3000 ~ 4000Å. 제 1 항에 있어서,The method of claim 1, 상기 버퍼층의 패터닝 시 식각 시간을 조절하여 상기 패터닝 된 버퍼층의 폭이 상기 패터닝 된 포토 레지스트의 상단부의 폭에 상응하도록 함을 특징으로 하는 반도체 소자의 제조 방법. And controlling the etching time during patterning of the buffer layer so that the width of the patterned buffer layer corresponds to the width of the upper end of the patterned photoresist. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 금속층과 상기 버퍼층의 두께는 각각 3000 ~ 5000Å, 1600 ~ 2000Å의 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.The thickness of the metal layer and the buffer layer is a manufacturing method of a semiconductor device, characterized in that the range of 3000 ~ 5000 1600, 1600 ~ 2000Å respectively.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055881A (en) * 1997-12-29 1999-07-15 구본준 Wiring Formation Method of Semiconductor Device
KR20030023353A (en) * 2001-09-13 2003-03-19 주식회사 하이닉스반도체 mehtod for manufacturing bit line

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055881A (en) * 1997-12-29 1999-07-15 구본준 Wiring Formation Method of Semiconductor Device
KR20030023353A (en) * 2001-09-13 2003-03-19 주식회사 하이닉스반도체 mehtod for manufacturing bit line

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
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