KR100647949B1 - 네트워크 패킷 전달 방법 및 패킷 캡슐화 - 캡슐 해제 방법과 컴퓨터 판독 가능한 매체 및 프로세서 - Google Patents

네트워크 패킷 전달 방법 및 패킷 캡슐화 - 캡슐 해제 방법과 컴퓨터 판독 가능한 매체 및 프로세서 Download PDF

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Abstract

네트워크 패킷을 전달하는 방법이 개시된다. 본 방법은 다수의 플래그가 설정되는지 또는 클리어되는지를 판단하는(116, 130, 132) 다수의 플래그를 포함하는 테이블을 판독하는(114) 단계 및 플래그의 값에 따라 패킷을 캡슐 해제(118, 120) 또는 캡슐화(134)하는 동작을 패킷에 수행하는 단계를 포함한다.

Description

네트워크 패킷 전달 방법 및 패킷 캡슐화 - 캡슐 해제 방법과 컴퓨터 판독 가능한 매체 및 프로세서{METHOD, APPARATUS AND COMPUTER PROGRAM FOR THE DECAPSULATION AND ENCAPSULATION OF PACKETS WITH MULTIPLE HEADERS}
본 발명은 네트워크 도메인 간에 네트워크 패킷을 전달하는 것에 관한 것이다.
패킷은 일련의 라우터 장치를 통해 라우팅되며, 각각의 라우팅 장치는 그 소스로부터 목적지로 패킷을 저장 및 전달한다. 예를 들면, 패킷은 인터넷 패킷으로서 시작하고 ATM(비동기 전송 모드 경로)을 통해 전달되며, 공통 네트워크 상의 이더넷에서 그 최종 수신자에게 반송될 수 있다. 네트워크가 이들 네트워크 도메인을 통과할 때, 패킷에 다양한 헤더 캡슐화가 추가되거나 제거될 수 있다. 일부 접속은 점 대 점 프로토콜(point-to-point protocol, PPP)을 사용하고, 다른 접속은 MPLS(multiprotocol label switching), LTTP(layer to tunneling protocol), ATM 등을 사용한다.
도 1은 하드웨어 기반 멀티스레드 프로세서를 사용하는 통신 시스템의 블록도,
도 2-1 내지 2-4는 도 1의 하드웨어 기반 멀티스레드 프로세서의 상세한 블록도,
도 3은 도 2의 멀티스레드 프로세서의 기능 장치를 도시하는 블록도,
도 4는 도 1의 프로세서에 사용되는 메모리에서의 데이터 구조를 도시하는 블록도,
도 5는 도 4의 테이블 내에 사용되는 테이블을 전달하기 위한 포맷을 도시하는 블록도,
도 6은 범용 패킷 전달 프로세스를 나타내는 순서도,
도 7은 도 6의 패킷 전달 프로세스의 다른 측면을 나타내는 순서도.
도 1을 참조하면, 통신 시스템(10)은 병렬의 하드웨어 기반 멀티스레드 프로세서 프로세서(12)를 포함한다. 하드웨어 기반 멀티스레드 프로세서(12)는 PCI 버스(14)와 같은 버스, 메모리 시스템(16) 및 제 2 버스(18)에 연결된다. 시스템(10)은 병렬의 서브태스크 또는 기능으로 분할될 수 있는 태스크에 특히 유용하다. 특히, 하드웨어 기반 멀티스레드 프로세서(12)는 지연 시간 지향적이 아닌 대역폭 지향적인 작업에 유용하다. 하드웨어 기반 멀티스레드 프로세서(12)는 마이크로 엔진(22)을 구비하며, 이 마이크로 엔진(22) 각각은 동시에 활성화되어 태스크에 대해 개별적으로 작용하는 다수의 하드웨어 제어 스레드에 작용할 수 있다.
또한, 하드웨어 기반 멀티스레드 프로세서(12)는 중앙 제어기(20)를 포함하며, 이 중앙 제어기(12)는 하드웨어 기반 멀티스레드 프로세서(12)의 다른 자원을 위한 마이크로코드 제어 로딩을 보조하고, 프로토콜, 예외 처리, 마이크로 엔진이 경계 조건과 같은 더욱 상세한 프로세싱을 위해 패킷을 전달하는 패킷 프로세싱을 위한 엑스트라 지원과 같은 그 밖의 범용 컴퓨터형 기능을 수행한다. 일 실시예에서, 프로세서(20)는 Strong Arm®계 아키텍처이다. 범용 마이크로프로세서(20)는 운영 체제를 가진다. 프로세서(20)는 운영 체제를 통해 마이크로 엔진(22a~22f) 상에서 동작하는 기능을 호출할 수 있다. 프로세서(20)는 임의의 지원 운영 체제(바람직하게는 Microsoft NT real-time, VxWorks와 같은 실시간 운영 체제)를 사용할 수 있다.
또한, 하드웨어 기반 멀티스레드 프로세서(12)는 다수의 기능 마이크로 엔진(22a~22f)을 포함한다. 기능 마이크로 엔진(마이크로 엔진)(22a~22f) 각각은 하드웨어인 다수의 프로그램 카운터를 보유하고 그 프로그램 카운터와 연관되는 상태를 유지한다. 효과적으로, 대응하는 다수의 스레드 집합은 각각의 마이크로 엔진(22a~22f) 상에서 동시에 활성화될 수 있으나, 실제로는 소정 시간에 단 하나만 동작한다.
일 실시예에서는, 도시한 바와 같이, 6개의 마이크로 엔진(22a~22f)이 있다. 각 마이크로 엔진(22a~22f)은 네 개의 하드웨어 스레드를 프로세싱하는 능력을 갖는다. 6개의 마이크로 엔진(22a~22f)은 메모리 시스템(16) 및 버스 인터페이스(24, 28)를 포함하는 공유 자원과 함께 동작한다. 메모리 시스템(16)은 SDRAM(Synchronous Dynamic Random Access Memory)(16a) 및 SRAM(Static Random Access Memory)(16b)를 포함한다. SDRAM 메모리(16a) 및 SDRAM 제어기(26a)는 보통 대량의 데이터 프로세싱, 예를 들면, 네트워크 패킷으로부터의 네트워크 페이로드 프로세싱에 사용된다. SRAM 제어기(26b) 및 SRAM 메모리(16b)는 낮은 지연 시간의 고속 액세스 작업, 가령, 룩업 테이블, 즉, 코어 프로세서(20)용 메모리로의 액세스 등의 네트워킹 구현에 사용된다.
6개의 마이크로 엔진(22a~22f)은 데이터의 특성에 따라 SDRAM(16a) 또는 SRAM(16b)을 액세스한다. 따라서, 낮은 지연 시간의 낮은 대역폭 데이터는 SRAM 내에 저장되고 그로부터 페치(fetch)되며, 지연 시간이 중요하지 않은 보다 높은 대역폭 데이터는 SDRAM 내에 저장되고 그로부터 페치된다. 마이크로 엔진(22a~22f)은 SDRAM 제어기(26a) 또는 SRAM 제어기(26b)에 대해 메모리 참조 인스트럭션을 실행할 수 있다.
하드웨어 멀티스레딩의 유리한 점은 SRAM 또는 SDRAM 메모리 액세스에 의해 설명될 수 있다. 예로서, 마이크로 엔진으로부터 Thread_0에 의해 요청되는 SRAM 액세스는 SRAM 제어기(26b)가 SRAM 메모리(16b)로의 액세스를 시작하게 할 것이다. SRAM 제어기는 SRAM 버스에 대한 중재를 제어하고, SRAM(16b)을 액세스하며, 데이터를 SRAM(16b)로부터 페치하고, 요청 마이크로 엔진(22a~22b)에 데이터를 반송한다. SRAM 액세스 동안, 마이크로 엔진(예컨대, 22a)이 동작할 수 있는 하나의 스레드만 갖는 경우, 그 마이크로 엔진은 데이터가 SRAM으로부터 반송될 때까지 휴지 상태일 것이다. 각 마이크로 엔진(22a~22f) 내에 하드웨어 콘텍스트 스와핑(swapping)을 채용함으로써, 하드웨어 콘텍스트 스와핑은 고유의 프로그램 카운터를 갖는 다른 콘텍스트가 그 동일 마이크로 엔진 내에서 실행되게 한다. 따라서, 제 1 스레드, 예를 들면, Thread_0이 판독 데이터가 반송을 기다리고 있는 동안, 다른 스레드, 예를 들면, Thread_1이 작용할 수 있다. 실행 동안에, Thread_1은 SDRAM 메모리(16a)를 액세스할 수 있다. Thread_1이 SDRAM 유닛 상에서 동작하고, Thread_0이 SRAM 유닛 상에서 동작하는 동안, 새로운 스레드, 예를 들면, Thread_2는 이제 마이크로 엔진(22a) 내에서 동작할 수 있다. Thread_2는 메모리를 액세스하거나 버스 인터페이스로의 액세스와 같은 소정의 다른 긴 지연 시간 동작을 수행할 필요가 있을 때까지 특정 시간량 동안 동작할 수 있다. 그러므로, 동시에, 프로세서(12)는 모두 하나의 마이크로 엔진(22a)에 의해 완료 또는 동작되는 버스 동작, SRAM 동작 및 SDRAM 동작을 가질 수 있고, 데이터 경로에서 더 많은 작업을 프로세싱하는 데 이용할 수 있는 하나 이상의 스레드를 가질 수 있다.
또한, 하드웨어 콘텍스트 스와핑은 태스크의 완료를 동기화한다. 예를 들면, 두 개의 스레드는 동일한 공유 자원, 예를 들면, SRAM을 히트(hit)할 수 있다. 이들 별도의 기능 장치들, 예를 들면, FBUS 인터페이스(28), SRAM 제어기(26a) 및 SDRAM 제어기(26b) 각각은, 마이크로 엔진 스레드 콘텍스트 중 하나로부터의 요청 태스크를 완료하면, 동작 완료를 발신하는 플래그를 역으로 보고한다. 플래그가 마이크로 엔진에 의해 수신되면, 마이크로 엔진은 어떤 스레드가 턴 온되는지 판단할 수 있다.
하드웨어 기반 멀티스레드 프로세서에 대한 애플리케이션의 일례는 멀티스레드 프로세서로서의 애플리케이션이다. 멀티스레드 프로세서로서, 하드웨어 기반 멀티스레드 프로세서(12)는 매체 액세스 제어기 장치, 예컨대, 10/100BaseT Octal MAC(13a) 또는 기가비트 이더넷 장치(13b)와 같은 네트워크 장치에 인터페이스한다. 일반적으로, 멀티스레드 프로세서는 대량의 데이터를 수신/전송하는 임의의 유형의 통신 장치 또는 인터페이스에 인터페이스할 수 있다. 네트워킹 애플리케이션 내에서 작동하는 통신 시스템(10)은 장치(13a, 13b)로부터 다수의 네트워크 패킷을 수신하고, 이들 패킷을 병렬로 프로세싱할 수 있다. 하드웨어 기반 멀티스레드 프로세서(12)를 이용하여, 각 네트워크 패킷은 독립적으로 프로세싱될 수 있다. 프로세서(12) 사용의 또 다른 예는 포스트스크립트 프로세서용 프린트 엔진 또는 저장 서브시스템(즉, RAID 디스크 저장소)을 위한 프로세서로서 사용된다. 또는, 매칭 엔진으로서 사용된다. 예를 들어, 보안 산업에서, 전자 거래는 구매자와 판매자간의 주문(orders)을 매칭하기 위하여 전자 매칭 엔진의 사용을 요구한다. 이들 및 그 밖의 병렬 유형의 태스크가 시스템(10) 상에서 수행될 수 있다.
프로세서(12)는 프로세서를 제 2 버스(18)에 연결하는 버스 인터페이스(28)를 포함한다. 일 실시예에서, 버스 인터페이스(29)는 프로세서(12)를 소위 FBUS(18)(FIFO 버스)에 연결한다. FBUS 인터페이스(28)는 프로세서(12)를 제어하여 FBUS(18)에 인터페이스시킨다. FBUS(18)는 MAC(Media Access Controller) 장치에 대한 최상의 버스로서 현재 사용되고 있는 64 비트 폭 FIFO 버스이다.
프로세서(12)는 제 2 인터페이스, 예컨대, PCI(14) 버스 상에 상주하는 다른 시스템 구성요소를 프로세서(12)에 연결하는 PCI 인터페이스(24)를 포함한다. PCI 버스 인터페이스(24)는 고속 데이터 경로(24a)를 메모리(16), 예를 들면, SDRAM 메모리(16a)에 제공한다. 그 경로를 통해, 데이터는 SDRAM(16a)으로부터 PCI 버스(14)를 통해 직접 메모리 액세스(DMA) 전달자를 거쳐 신속히 이동될 수 있다. 또한, PCI 버스 인터페이스(24)는 타겟 및 마스터 동작을 지원한다. 타겟 동작은 타겟 동작에 대해 슬레이브로서 제공되는 판독 및 기록을 통해 버스(14) 상의 슬레이브 장치가 SDRAM을 액세스하는 동작이다. 마스터 동작에서, 프로세서 코어(20)는 PCI 인터페이스(24)에 데이터를 직접 전송하거나 그로부터 데이터를 직접 수신한다.
각 기능 유닛은 하나 이상의 내부 버스에 연결된다. 프로세서는 프로세서 코어(20)를 이후 기술되는 메모리 제어기(26a, 26c) 및 AMBA 번역기(30)에 연결하는 AMBA 버스를 포함한다. 또한, 프로세서는 마이크로 엔진 유닛을 SRAM 제어기(26b), AMBA 번역기(30) 및 FBUS 인터페이스(28)에 연결하는 전용 버스(34)를 포함한다. 메모리 버스(38)는 부팅 동작 등에 사용되는 플래시롬(flashrom)(16c)을 포함하는 메모리 시스템(16) 및 버스 인터페이스(24, 28)에 메모리 제어기(26a, 26b)를 연결한다.
도 2-1 내지 2-4를 참조하면, 각 마이크로 엔진(22a~22f)은 플래그를 검사하여 동작될 이용 가능한 스레드를 판단하는 중재기를 포함한다. 마이크로 엔진(22a~22f) 중 임의의 엔진으로부터의 임의의 스레드는 SDRAM 제어기(26a), SDRAM 제어기(26b) 또는 FBUS 인터페이스(28)를 액세스할 수 있다. 메모리 제어기(26a, 26b) 각각은 다수의 큐를 포함하여 미처리 메모리 참조 요청을 저장한다. 큐는 메모리 참조의 순서를 유지하거나 메모리 참조를 배치하여 메모리 대역폭을 최적화한다. 예를 들어, thread_0이 thread_1에 의존성이나 관련성을 가지지 않는다면, thread_1 또는 thread_0은 고장난 SRAM 유닛에 대해 그 메모리 참조를 완료하지 못할 이유가 없다. 마이크로 엔진(22a~22f)은 메모리 제어기(26a, 26b)에 메모리 참조 요청을 발행한다. 마이크로 엔진(22a~22f)에는 프로세서(12) 동작 동안 보틀넥(bottleneck)이 될 정도의 충분히 많은 메모리 참조를 갖는 메모리 서브시스템(26a, 26b)이 몰린다.
메모리 서브시스템(16)에 독립적인 속성의 메모리 요청이 몰리면, 프로세서(12)는 메모리 참조 정렬(sorting)을 수행할 수 있다. 메모리 참조 정렬은 달성 가능한 메모리 대역폭을 향상시킨다. 이후에 기술하는 바와 같이, 메모리 참조 정렬은 SRAM으로의 액세스를 갖도록 발생하는 데드 타임(dead time) 또는 버블(bubble)을 감소시킨다. SRAM에 대한 메모리 참조를 이용하여, 신호 라인 상에서의 판독 및 기록 간 전류 방향 스위칭은 SRAM(16b)을 SRAM 제어기(26b)에 연결하는 도전체 상에 전류가 도달할 때까지 대기하는 버블 또는 데드 타임을 발생시킨다.
즉, 버스 상에 전류를 보내는 드라이버는 상태를 변경하기 전에 안정시킬 필요가 있다. 따라서, 판독 후에 기록이 따르는 반복 싸이클은 피크 대역폭을 열화시킬 수 있다. 메모리 참조 정렬은 프로세서(12)가 메모리에의 참조를 구성하여 긴 판독 스트링 후에 긴 기록 스트링이 이어질 수 있게 한다. 이는, 파이프라인 내의 데드 타임을 최소화하여 최대 가용 대역폭에 효과적으로 가까워지게 하는 데 사용된다. 참조 정렬은 병렬 하드웨어 콘텍스트 스레드 유지를 돕는다. SDRAM 상에서, 참조 정렬은 뱅크별 사전 충전(pre-charge)의 은닉을 허용한다. 특히, 메모리 시스템(16b)이 홀수 뱅크 및 짝수 뱅크로 구성되면, 프로세서가 홀수 뱅크 상에서 동작하는 동안, 메모리 제어기는 짝수 뱅크의 사전 충전을 시작할 수 있다. 사전 충전은 메모리 참조가 홀수와 짝수 뱅크 간에 교번하는 경우에 가능하다. 반대 뱅크로 교번하며 액세스하도록 메모리 참조의 순서를 정함으로써, 프로세서(12)는 SDRAM 대역폭을 향상시킨다.
FBUS 인터페이스(28)는 서비스가 보증되는 시기를 나타내는 인터럽트 플래그를 따라서 MAC 장치가 지원하는 각 포트를 위한 전송 및 수신 플래그를 지원한다. 또한, FBUS 인터페이스(28)는 FBUS(18)로부터 유입되는 패킷의 패킷 헤더 프로세싱을 수행하는 제어기(28a)를 포함한다. 제어기(28a)는 패킷 헤더를 추출하고 SRAM 내에서 (어드레스 평활화에 사용되는) 마이크로프로그래밍가능 소스/목적지/프로토콜 해시 룩업을 수행한다. 해시가 성공적으로 해결되지 않으면, 패킷 헤더는 추가 프로세싱을 위해 프로세서 코어(20)에 전송된다. FBUS 인터페이스(28)는 다음 내부 데이터 트랜젝션을 지원한다:
FBUS 유닛 (AMBA 버스를 통해) 프로세서 코어로/로부터
FBUS 유닛 (전용 버스를 통해) SRAM 유닛으로/으로부터
FBUS 유닛 (Mbus를 통해) SDRAM으로/으로부터
FBUS(18)는 표준 산업 버스이고, 데이터 버스(예컨대, 64 비트폭) 및 어드레스용 측대역 제어 및 판독/기록 제어를 포함한다. FBUS 인터페이스(28)는 일련의 입출력 FIFO(29a~29b)를 사용하여 대량의 데이터를 입력하는 기능을 제공한다. FIFO(29a~29b)로부터, 마이크로 엔진(22a~22f)은 데이터를 페치하거나, SDRAM 제어기(26a)에 명령하여 버스(18) 상의 디바이스로부터 유입된 데이터를 FBUS 인터페이스(28) 내로 이동시킨다. 데이터는 메모리 제어기(26a)를 통해 직접 메모리 액세스를 거쳐 SDRAM 메모리(16a)에 전송될 수 있다. 이와 유사하게, 마이크로 엔진은 SDRAM(26a)으로부터 인터페이스(28)로, FBUS 인터페이스(28)를 통해 FBUS(18)으로 데이터를 이동시킬 수 있다.
데이터 기능은 마이크로 엔진들 간에 분산된다. SRAM(26a), SDRAM(26b) 및 FBUS(28)에는 명령 요청을 통해 접속된다. 명령 요청은 메모리 요청 또는 FBUS 요청일 수 있다. 예를 들면, 명령 요청은 마이크로 엔진(22a) 내에 위치하는 레지스터로부터 공유 자원, 예컨대, SDRAM 위치, SRAM 위치, 플래시 메모리 또는 일부 MAC 어드레스로 데이터를 이동시킬 수 있다. 명령은 기능 장치 및 공유 자원 각각으로 전송된다. 그러나, 공유 자원이 데이터의 로컬 버퍼링을 유지할 필요는 없다. 오히려, 공유 자원은 마이크로 엔진 내부에 위치하는 분산 데이터를 액세스한다. 이는, 마이크로 엔진(22a~22f)이 버스 상의 액세스와 그 버스에 대한 리스크 경합을 중재하기보다는 데이터로의 로컬 액세스를 갖게 한다. 이 특징들로, 마이크로 엔진(22a~22f) 내부의 데이터를 대기하는 0 싸이클 스톨(stall)이 존재한다.
데이터 버스, 예를 들어, 이들 공유 자원, 예컨대, 메모리 제어기(26a, 26b)를 연결하는 AMBA 버스(30), SRAM 버스(34) 및 SDRAM 버스(38)는 어떠한 내부 보틀넥도 없는 충분한 대역폭을 갖는다. 따라서, 보틀넥을 회피하기 위해, 프로세서(12)는 각 기능 장치에 내부 버스 최대 대역폭의 적어도 두 배가 제공되는 대역폭 요건을 갖는다. 예로서, SDRAM은 83MHz에서 64 비트 폭 버스를 구동할 수 있다. SRAM 데이터 버스는 별도의 판독 및 기록 버스를 가질 수 있고, 예컨대, 166MHz에서 구동되는 32 비트 폭의 판독 버스 및 166MHz에서 구동되는 32 비트 폭 기록 버스일 수 있다. 즉, 본질적으로, 166MHz에서 구동되는 64 비트는 실제로 SDRAM 대역폭의 두 배이다.
또한, 코어 프로세서(20)는 공유 자원을 액세스할 수 있다. 코어 프로세서(20)는 버스(32)를 통해 SDRAM 제어기(26a)에서 버스 인터페이스(24) 및 SRAM 제어기(26b)로의 직접 통신을 갖는다. 그러나, 마이크로 엔진(22a~22f), 및 임의의 마이크로 엔진(22a~22f)에 위치하는 전송 레지스터를 액세스하기 위하여, 코어 프로세서(20)는 AMBA 번역기(30)를 통해 버스(34)를 거쳐 마이크로 엔진(22a~22f)을 액세스한다. AMBA 번역기(30)는 FBUS 인터페이스(28) 내에 물리적으로 상주할 수 있으나 논리적으로는 별도이다. AMBA 번역기(30)는 FBUS 마이크로 엔진 전송 레지스터 위치와 코어 프로세서 어드레서(즉, AMBA 버스) 간의 어드레스 변환을 수행해서 코어 프로세서(20)가 마이크로 엔진(22a~22c)에 속하는 레지스터를 액세스할 수 있다.
프로세서 코어(20)는 하나의 싸이클에서 하나 또는 두 개의 피연산자의 한 싸이클 시프트를 수행하는 5단 파이프라인에 구현되는 RISC 코어(50)를 포함하며 곱셈 및 32 비트 배럴 시프트를 지원한다. 이 RISC 코어(50)는 표준 Strong Arm®아키텍처이지만 성능 때문에 5단 파이프라인으로 구현된다. 또한, 프로세서 코어(20)는 16 킬로바이트 인스트럭션 캐시(52), 8 킬로바이트 데이터 캐시(54) 및 사전 페치 스트림 버퍼(56)를 포함한다. 코어 프로세서(20)는 산술 연산을 메모리 기록 및 인스트럭션 페치와 동시에 수행한다. 코어 프로세서(20)는 ARM 지정 AMBA 버스를 통해 다른 기능 장치와 인터페이스한다. AMBA 버스는 32 비트 양방향 버스(32)이다.
도 3을 참조하면, 네트워크 라우팅 기능을 수행하는 멀티스레드 프로세서(12)가 도시된다. 일례에서, 비동기 전송 모드(ATM), 이더넷 및 기타 유형의 패킷은 네트워크 인터페이스 MAC 장치를 통해 입력되어 멀티스레드 프로세서(12)에 전송된다. 이들 패킷은 범용 마이크로 프로세서(20) 상의 애플리케이션 또는 PCI 버스 인터페이스(도시 생략)를 통해 연결되는 또 다른 프로세서 상의 애플리케이션에서 프로세싱된다. 이러한 패킷의 수신 및 전송에 대해, 그 프로세서(20) 또는 PCI 버스를 통해 연결되는 프로세서 상에서 구동되는 애플리케이션은 네트워크 관리, 제어 및 시그널링 프로세스(74)를 포함하여 네트워크 통신을 관리하는 네트워크 스택(72)을 사용한다.
네트워크 스택(72) 및 애플리케이션은 마이크로 엔진 또는 PCI 버스에 연결되는 또 다른 프로세서를 제어하는 프로세서(20) 내에서 구동된다. 수신, 전송 및 데이터 전달 경로는 프로세서(12)를 통한 패킷 전송을 나타낸다. 관리 제어, 시그널링 및 네트워크 스택(72)은 통상 데이터 전달에 포함되지 않는다. 본질적으로, 프로세서(20)는 수신하고 전송한다. 프로세서(20)는 네트워크를 통해 전달되는 새로운 패킷을 생성한다. 프로세서(20)는 예외의 경우에 데이터 전달에 포함된다. 이는, 특별한 처리 및 복잡한 프로세싱을 필요로 할 수 있는 아주 특별한 패킷을 포함할 것이다.
데이터 전달 프로세스를 위해, 마이크로 엔진(22a~22f)이 사용된다. 소정의 경우에, 데이터 전달은 범용 프로세서(20) 레벨에서 발생할 수 있다. 신호 Init은 마이크로 엔진 코드의 시작을 위한 프로그래머의 인터페이스이다. 신호 Fini는 (제어 정보를 알고 있는 상태로 두기 위해) 종료에 사용된다. 마이크로 엔진(22a~22f)은 기능을 신속하게 제공하고, 저장하며, 전달한다. 엔진은 프로세스의 병렬 하드웨어 지원 스레드를 사용하여 확인, 분류, 폴리싱(policing) 및 필터링을 수행하는 다단의 범용 룩업 프로세스를 사용한다. 예외 및 제어 패킷은 네트워크 스택(72)의 프로세싱을 위해 프로세서(20)에 전달된다. 3원 네트워크 스택(ternary network stack)(도시 생략)은 PCI 포트 또는 장치 포트를 통해 호스트에서 오프칩으로 위치할 수 있다. 이는 프로세서(20)를 오프-로드(off-load)하거나, 한 장소에 대한 집중 관리 및 제어에 사용될 수 있다. 소정의 실시예에서, 마이크로 엔진은 압축 RISC 프로세서이고, 제한된 인스트럭션 공간을 가질 수 있다. 이러한 이유 및 그 밖의 이유 때문에, 다수의 프로토콜을 실행할 때 인스트럭션 코드 크기를 줄이는 것이 바람직하다. 멀티스레드 프로세서(12)는 인스트럭션 저장 한도를 초과하지 않고서 다양한 (기존 및 장래에 존재할 수 있는 유형의) 프로토콜을 처리하는 데 사용될 수 있다.
이제, 도 4를 참조하면, 메모리 내에 저장되는 테이블 구조(90)를 전달하는 관리 장치(80)가 도시되어 있다. 전달 테이블 구조 관리(80)는 네트워크 스택 인터페이스(84) 및 테이블 관리자(86)를 포함하는 제어 및 관리 구조(82)를 포함한다. 테이블 관리자(86)는 SRAM 내에 저장되는 라우팅 테이블(90)을 관리하고, 도 4에 도시한 바와 같이 계층 4 접속 테이블(92), 계층 3 목적지 테이블(94), 계층 2 브릿지 테이블(96) 및 계층 2 접속 테이블(98)을 포함하는 다수의 테이블(90)을 포함할 수 있다. 또한, 메모리 내에 저장되는 데이터 구조는 DRAM 내에 저장되는 패킷 버퍼(100)를 포함할 수 있다. 패킷 데이터 전달 프로세서로서 동작하는 마이크로 엔진은 SRAM 내의 라우팅 테이블(90)로부터 정보를 검색하고, DRAM 내의 패킷 버퍼로부터 패킷 정보를 전달한다. 다수의 테이블(90)은 제어 관리 프로세서(20)에 의해 구성된다. 예를 들면, 계층 2 접속 테이블(96)은 ATM 가상 회로, 프레임 릴레이 접속 MPLS 라벨 또는 그 밖의 낮은 레벨 접속에 사용될 수 있다. 계층 2 브릿지 테이블(96)은 이더넷 브릿지에 사용될 수 있다. 계층 3 목적지 테이블(94)은 목적지 IP 어드레스에 기초하는 인터넷 프로토콜(IP) 전달에 사용될 수 있다. 계층 4 접속 테이블(92)은 소스 및 목적지 포트, 어드레스 및 프로토콜에 기초하는 IP 전달에 사용될 수 있다. 모든 이들 테이블은 패킷이 캡슐 해제 또는 캡슐화되기를 요구할 수 있다.
테이블(90)이 일반적인 방식으로 전달 정보로 채워지면(populated), 패킷 데이터 전달 프로세서는 패킷을 수신하고, 테이블 룩업을 수행하여 테이블 엔트리에 의해 요구되는 바와 같이 정보를 획득하고 패킷을 변환할 수 있다. 제어 관리 프로세스는 캡슐 해제 및 캡슐화를 위해 공통의 포맷을 갖는 테이블(90)을 설정한다.
도 5를 참조하면, 그 서브셋이 각 테이블(90) 내에 포함되는 예시적인 테이블 엔트리가 도시되어 있다. 테이블 엔트리는 다음 필드들을 포함한다:
전달 테이블 포맷(Forwarding Table Format)
디캡 플래그(Decap Flag) : 바이트가 패킷으로부터 제거되어야 하는지의 여부를 나타낸다. 이 플래그가 어서트되면(asserted), 제거될 바이트 수는 디캡 바이트 카운트 필드 내에 있다.
디캡될 층(Decap To Layer) : 이 필드는 특정 계층으로의 헤더층 캡슐 해제를 규정한다. 계층의 길이 및 캡슐 해제는 패킷 헤더를 파싱함으로써 결정된다.
디캡 바이트 카운트(Decap Byte Count) : 이 필드는 패킷의 프론트로부터 제거될 바이트 수를 규정한다. Decap은 패킷 버퍼 내에서 패킷 시작 오프셋을 조정함으로써 수행된다.
현재 인캡(Current Encap) : 이 필드는 현재의 패킷 캡슐화 유형의 식별자를 규정한다.
인캡 플래그(Encap Flag) : 바이트가 패킷에 프리팬딩(prepending)되어야 하는지 여부를 나타낸다. 이 플래그가 어서트되면, 바이트 수는 인캡 바이트 카운트 필드 내에 있고 캡슐화될 바이트는 인캡 필드 내에 있다.
인캡 바이트 카운트(Encap Byte Count) : 패킷에 프리팬딩되어야 할 바이트 수.
다음 테이블 유형(Next Table Type) : 0이 아니면, 다른 룩업이 요구되는 지를 나타낸다. 이는 테이블 유형을 제공한다. 예를 들면, 계층 3 라우팅 또는 계층 4 접속 테이블 유형. 계층 3 라우팅 룩업은 목적지 IP 어드레스를 사용하여 최장 프리픽스 매칭 룩업 알고리즘을 사용할 것이다. 계층 4 접속 룩업은 소스 및 목적지 어드레스, 소스 및 목적지 포트와 프로토콜을 사용하여 104 비트 해시 알고리즘을 사용할 것이다.
다음 테이블 어드레스(Next Table Addr) : 다수의 다음 테이블 및 그 유형의 다수의 다음 테이블이 있을 수 있다. 이 필드는 테이블의 기초 어드레스를 규정한다.
플래그는 프로그래밍 프로세스에 의해 설정되거나 클리어된다. 시그널링 및 접속 설정부는 네트워크를 통한 어떤 경로가 헤더의 변경을 요구하는지를 판단하는 네트워크 시스템의 일부이다. 헤더가 변경될 수 있는 여러 가지 이유가 있을 수 있다. 보통, 하나의 네트워크 도메인으로부터 또 다른 네트워크 도메인으로 프로토콜이 변경되면 헤더 변경이 이루어진다.
이제 도 6을 참조하면, 캡슐화/캡슐 해제 프로토콜을 위한 프로세스(110)가 제공되어 있다. 먼저, 마이크로 엔진(22a~22f) 중 하나가 네트워크 인터페이스로부터 패킷을 수신한다(112). 패킷은 페이로드가 뒤따르는 하나 이상의 헤더로 구성된다. 마이크로 엔진, 예컨대 마이크로 엔진(22a)은 DRAM 내의 패킷 버퍼에 패킷의 페이로드 부분을 카피하고, 버퍼 내의 오프셋에 그 패킷을 배치시켜 패킷 전달을 위해 그 패킷에 프리팬딩될 수 있는 어떤 새로운 헤더 공간을 만들 수 있다. 그 패킷을 위한 패킷 오프셋 파라메터는 버퍼 내로의 오프셋에 결정되는 디폴트 값으로 설정된다. 마이크로 엔진은 패킷의 제 1 헤더를 판독하고(114) 계층 2 룩업을 수행한다. 계층 2 룩업은 테이블 계층 2 브릿지 테이블 및/또는 계층 2 접속 테이블을 판독할 것이다. 테이블은 디캡 또는 인캡 플래그와 같은 다양한 파라메터를 반송할 것이다. 프로세스(110)는 디캡 또는 인캡 플래그가 설정되는 지 여부를 판단할 것이다(116). 디캡 및 인캡 플래그가 설정되면, 프로세스는 디캡 바이트 카운트를 패킷 시작 오프셋에 더하고(118), 패킷 시작 오프셋에서 인캡 바이트 카운트를 감하여(120) 인캡 바이트 패킷에 프리팬딩한다. 프로세스(110)는 현재 판독 테이블 내의 빈 필드에서 주시함으로써 검사될 다음 테이블이 있는 지 여부를 검사한다(122). 다음 테이블이 있으면, 프로세스(110)는 다음 헤더를 파싱하고(124), 다음 테이블을 페치 및 판독한다. 프로세스(110)는 계속하여 주시하여 디캡 또는 인캡 플래그가 설정되는 지를 검사한다.
그러나, 프로세스가, 디캡 및 인캡 플래그가 설정되었다고 판단하지 않으면(위에서, 단계(116)), 인캡 플래그 및 디캡 플래그가 설정되었는 지의 여부를 판단할 것이다(130). 인캡 플래그가 설정되었으면, 시작 오프셋에서 인캡 플래그 바이트 카운트를 감하여 패킷에 인캡 바이트를 건다. 다른 한편으로, 디캡 플래그만 설정되었다면(132), 프로세스는 디캡 바이트 카운트를 버퍼 오프셋에 더하며, 어느 경우든 다음 테이블을 검사할 것이다(112). 프로세스가 테이블 검사의 종료라고 판단하면, 패킷을 종래의 방식으로 분류하고 전달한다(136). 즉, "아니오" 조건은 프로세스가 분류 및 전달을 할 수 있다는 것을 나타낸다. 헤더를 전달하는 것은 마이크로 엔진이 헤더를 가지고 그것을 프로세서(20)에 전송하게 하거나 다른 경우에, 그것이 페이로드로 재조립될 수 있게 한다. 헤더를 전달하는 것은 또한 패킷 등을 전달하는 것을 포함할 수 있다.
이제 도 7을 참조하면, 추가로, 룩업 테이블로부터 획득된 바이트 보급 수를 특정한다. 룩업 테이블은 테이블 내에 설정되는 계층 필드에 디캡을 가질 수 있다. 이 필드는 패킷의 프론트부가 어떤 계층으로 캡슐 해제되어야 한다는 것을 특정한다. 알려진 바와 같이, 패킷은 OSI(Open Systems Interconnect) 7 계층 네트워크 프로토콜에서 사용되는 프로토콜 계층으로 정의된다. 물리층(1)을 통과한 후, 멀티스레드 프로세서층에 의해 보이는 제 1 소프트웨어층은 계층 2이며, 링크층으로서 지칭되기도 한다. 캡슐 해제될 바이트 길이는, 패킷의 새로운 시작이 되는 계층 전의 패킷층을 파싱함으로써 결정된다. 길이는 패킷 시작 오프셋에 더해질 수 있다.
도 7은 캡슐 해제 길이가 테이블 내에 특정되지 않고 패킷 자체를 판독함으로써 결정되는 변형을 나타낸다. 환언하면, 이는, 패킷의 캡슐화 바이트 카운트를 오프셋으로 대체하는 도 6의 프로세싱으로 삽입될 수 있는 루틴 집합일 것이다.
이 오프셋을 결정하는 프로세스(140)는 도 7에 제공되어 있다. 프로세스(140)는 테이블을 판독하는 단계(142)와, 패킷 계층 비트에 디캡이 설정되었다는 것을 판단하는 단계(144)와, 설정되었으면, 헤더를 파싱함으로써 제거될 계층의 길이를 검색하는 단계(146)와, 그 길이를 패킷 시작 오프셋(148)에 더하는 단계를 포함한다. 디캡 계층이 설정되지 않으면 프로세스는 간단히 스킵된다. 어느 경우에도, 이 프로세스는 도 6과 연결하여 설명된 프로세스에 걸릴 수 있다.
일반적인 디캡 계층 비트의 사용은 계층 3 IP 헤더까지 캡슐 해제를 특정하는 것이다. 패킷 캡슐화가 RFC 1483 표준과 같은 ATM 네트워크 상의 다중 프로토콜이면, 계층 2 헤더 길이는 RFC 1483 길이 규칙을 사용하여 헤더 자체로 계층을 파싱함으로써 판단된다. 그러나, 패킷 캡슐화가 전형적 IP이면, 계층 2 길이는 전형적 IP 계층 길이 규칙을 따름으로써 결정된다. 패킷 캡슐화는, 그 포트로부터 프리팬딩된 주문 헤더로부터 오는 포트 유형으로써 알 수 있거나 현재 인캡 필드 내의 제 1 룩업 테이블로부터 획득될 수 있다.
각 네트워크 프로토콜이 별도의 프로토콜 변환을 정의하는 데 반해, 본 방법은 범용 방법을 제공한다. 본 방법은 코드 공간 및 소프트웨어 개발 타임 투 마켓(time-to-market)을 절약한다. 다른 실시예에서, 본 방법은 소프트웨어 라이브러리 루틴, 가령, 고객이 자신 소유의 헤더 캡슐화를 삽입할 수 있고 고객의 매각인이 고객 소유의 프로토콜 설계에 관련될 필요가 없는 캡슐 해제/캡슐화를 위한 범용 소프트웨어 구축 블록으로서 구현될 수 있다.
본 발명의 다수의 실시예가 설명되었다. 그러나, 본 발명의 사상 및 범주로부터 벗어나지 않고 다양한 변경이 이루어질 수 있다. 따라서, 다른 실시예들이 다음 청구의 범위의 범주 내에 있다.

Claims (31)

  1. 네트워크 패킷을 전달하는 방법에 있어서,
    다수의 플래그를 포함하는 테이블을 판독하여 상기 다수의 플래그 중 어떤 것이 설정되는지 클리어되는지 판단하는 단계와,
    상기 테이블이 디캡 플래그와 인캡 플래그를 반송했는지를 판단하는 단계와.
    디캡 플래그와 인캡 플래그가 설정되면, 디캡 바이트 카운트와 패킷 시작 오프셋을 가산하고, 패킷 시작 오프셋으로부터 인캡 바이트 카운트를 공제하는 단계와,
    상기 인캡 바이트를 상기 패킷에 프리팬딩하는 단계
    를 포함하는 네트워크 패킷 전달 방법.
  2. 제 1 항에 있어서,
    상기 테이블은 전달 정보로 채워지는(populated) 네트워크 패킷 전달 방법.
  3. 제 1 항에 있어서,
    상기 전달 테이블 구조는 네트워크 스택 인터페이스 및 테이블 관리자를 포함하는 제어 및 관리 구조를 포함하는 네트워크 패킷 전달 방법.
  4. 제 3 항에 있어서,
    상기 테이블 관리자는 라우팅 테이블을 관리하고, 계층 4 접속 테이블, 계층 3 목적지 테이블, 계층 2 브릿지 테이블 및 계층 2 접속 테이블을 포함하는 다수의 테이블을 포함할 수 있는 네트워크 패킷 전달 방법.
  5. 제 1 항에 있어서,
    상기 테이블은 바이트가 상기 패킷으로부터 제거되어야 하는지 여부를 나타내는 플래그와,
    제거될 바이트의 수를 나타내는 필드를 포함하는 네트워크 패킷 전달 방법.
  6. 제 1 항에 있어서,
    상기 테이블은 특정 계층까지 헤더 계층의 캡슐 해제를 특정하는 필드를 포함하는 네트워크 패킷 전달 방법.
  7. 제 1 항에 있어서,
    상기 테이블은 현재의 패킷 캡슐화 유형의 식별자를 특정하는 필드를 포함하는 네트워크 패킷 전달 방법.
  8. 제 1 항에 있어서,
    상기 테이블은 바이트가 상기 패킷에 프리팬딩(prepending)되어야 하는지의 여부를 나타내는 플래그와,
    바이트의 수 및 캡슐화될 바이트를 특정하는 필드를 포함하는 네트워크 패킷 전달 방법.
  9. 제 1 항에 있어서,
    상기 테이블은 다른 룩업이 요구된다고 나타내는 다음 테이블 유형을 포함하고, 상기 테이블 유형을 식별하는 네트워크 패킷 전달 방법.
  10. 패킷을 캡슐화 또는 캡슐 해제하는 방법에 있어서,
    패킷을 수신하는 단계와,
    상기 패킷의 제 1 헤더를 판독하고 파라미터를 반송하는 접속 테이블을 판독하는 계층 2 룩업을 수행하는 단계와,
    상기 테이블이 디캡 플래그와 인캡 플래그를 반송했는지 판단하는 단계와,
    디캡 플래그와 인캡 플래그가 설정되면, 디캡 바이트 카운트와 패킷 시작 오프셋을 가산하고, 패킷 시작 오프셋으로부터 인캡 바이트 카운트를 공제하는 단계와,
    상기 인캡 바이트를 상기 패킷에 프리팬딩하는 단계
    를 포함하는 패킷 캡슐화 또는 캡슐 해제 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    현재 판독 테이블 내의 빈 필드를 주시함으로써 검사할 다음 테이블이 있는지 판단하는 단계를 더 포함하는 패킷 캡슐화 또는 캡슐 해제 방법.
  13. 제 12 항에 있어서,
    다음 테이블이 있으면,
    상기 다음 헤더를 파싱하고 상기 다음 테이블을 페치(fetch) 및 판독하는 패킷 캡슐화 또는 캡슐 해제 방법.
  14. 제 10 항에 있어서,
    상기 디캡 및 인캡 플래그가 설정되지 않았으면,
    상기 인캡 플래그가 설정되었는지 상기 디캡 플래그가 설정되었는지 판단하는 패킷 캡슐화 또는 캡슐 해제 방법.
  15. 제 10 항에 있어서,
    상기 인캡 플래그가 설정되었으면,
    상기 시작 오프셋에서 상기 인캡 플래그 바이트를 감하고 상기 인캡 바이트를 상기 패킷에 프리팬딩하는 패킷 캡슐화 또는 캡슐 해제 방법.
  16. 제 10 항에 있어서,
    상기 디캡 플래그가 설정되었으면, 디캡 바이트 카운트를 상기 버퍼 오프셋에 더하고 상기 다음 테이블을 검사하는 패킷 캡슐화 또는 캡슐 해제 방법.
  17. 제 10 항에 있어서,
    상기 패킷은 페이로드가 뒤따르는 하나 이상의 헤더로 구성되고,
    상기 방법은 상기 패킷의 상기 페이로드부를 패킷 버퍼에 카피하는 단계를 더 포함하는 패킷 캡슐화 또는 캡슐 해제 방법.
  18. 제 17 항에 있어서,
    상기 카피 단계는 상기 패킷을 상기 버퍼에서의 오프셋에 배치하여 패킷 전달을 위해 상기 패킷에 프리팬딩될 수 있는 어떤 새로운 헤더를 위한 공간을 만들 수 있는 패킷 캡슐화 또는 캡슐 해제 방법.
  19. 컴퓨터 판독 가능 매체 상에 상주하는 네트워크 패킷 전달용 컴퓨터 프로그램을 기록하는 컴퓨터 판독 가능한 매체로서,
    컴퓨터가 다수의 플래그를 포함하는 테이블을 판독하여, 상기 다수의 플래그들 중 어떤 플래그가 설정 또는 클리어되는지 판단하게 하는 인스트럭션과,
    컴퓨터가 상기 테이블이 디캡 플래그와 인캡 플래그를 반송했는지 판단하게 하는 인스트럭션과,
    디캡 플래그와 인캡 플래그가 설정되면, 컴퓨터가 디캡 바이트 카운트와 패킷 시작 오프셋을 가산하고, 패킷 시작 오프셋으로부터 인캡 바이트 카운트를 공제하도록 하는 인스트럭션과,
    컴퓨터가 상기 인캡 바이트를 상기 패킷에 프리팬딩하도록 하는 인스트럭션
    을 포함하는
    컴퓨터 판독 가능한 매체.
  20. 제 19 항에 있어서,
    상기 테이블은 전달 정보로 채워지는 컴퓨터 판독 가능한 매체.
  21. 제 19 항에 있어서,
    상기 전달 테이블 구조는 네트워크 스택 인터페이스 및 테이블 관리자를 포함하는 제어 및 관리 구조를 포함하는 컴퓨터 판독 가능한 매체.
  22. 컴퓨터 판독 가능한 매체 상에 상주하는 네트워크 패킷 전달용 컴퓨터 프로그램을 기록하는 컴퓨터 판독 가능한 매체로서,
    컴퓨터가 패킷을 수신하게 하는 인스트럭션과,
    컴퓨터가 상기 패킷의 제 1 헤더에서 판독하고 접속 테이블을 판독하는 계층 2 룩업을 수행하게 하는 인스트럭션과,
    컴퓨터가 상기 테이블이 디캡 플래그 및 인캡 플래그를 반송했는지 판단하게 하는 인스트럭션과,
    디캡 플래그와 인캡 플래그가 설정되면, 컴퓨터가 디캡 바이트 카운트와 패킷 시작 오프셋을 가산하고, 패킷 시작 오프셋으로부터 인캡 바이트 카운트를 공제하도록 하는 인스트럭션과,
    컴퓨터가 상기 인캡 바이트를 상기 패킷에 프리팬딩하도록 하는 인스트럭션
    을 포함하는
    컴퓨터 판독 가능한 매체.
  23. 삭제
  24. 제 22 항에 있어서,
    현재 판독 테이블 내의 빈 필드를 주시함으로써 검사할 다음 테이블이 있는 지 판단하는 인스트럭션을 더 포함하는 컴퓨터 판독 가능한 매체.
  25. 제 24 항에 있어서,
    다음 테이블이 있으면, 상기 컴퓨터 프로그램은 상기 다음 헤더를 파싱하고, 상기 다음 테이블을 페치 및 판독하는 인스트럭션을 실행하는 컴퓨터 판독 가능한 매체.
  26. 제 22 항에 있어서,
    상기 패킷은 페이로드가 뒤따르는 하나 이상의 헤더로 구성되고,
    상기 컴퓨터 프로그램은 상기 패킷의 상기 페이로드부를 패킷 버퍼에 카피하는 인스트럭션을 더 실행하는 컴퓨터 판독 가능한 매체.
  27. 제 26 항에 있어서,
    상기 카피 인스트럭션은 상기 버퍼에서의 오프셋에 상기 패킷을 배치하여 패킷 전달을 위해 상기 패킷에 프리팬딩될 수 있는 어떤 새로운 헤더를 위한 공간을 만드는 컴퓨터 판독 가능한 매체.
  28. 네트워크 패킷을 프로세싱하는 프로세서로서,
    인스트럭션을 저장하는 컴퓨터 저장 매체를 포함하되,
    상기 인스트럭션은,
    컴퓨터가 다수의 플래그를 포함하는 테이블을 판독하여 다수의 플래그 중 어떤 플래그가 설정 또는 제거되는지 판별하게 하고,
    컴퓨터가 상기 테이블이 디캡 플래그 및 인캡 플래그를 반송했는지 판단하게 하고,
    디캡 플래그와 인캡 플래그가 설정되면, 컴퓨터가 디캡 바이트 카운트와 패킷 시작 오프셋을 가산하고, 패킷 시작 오프셋으로부터 인캡 바이트 카운트를 공제하도록 하고,
    컴퓨터가 상기 인캡 바이트를 상기 패킷에 프리팬딩하도록 하는
    프로세서.
  29. 제 28 항에 있어서,
    상기 테이블은 전달 정보를 포함하는 프로세서.
  30. 삭제
  31. 삭제
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