JP2823767B2 - レジスタファイル - Google Patents

レジスタファイル

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JP2823767B2
JP2823767B2 JP5014669A JP1466993A JP2823767B2 JP 2823767 B2 JP2823767 B2 JP 2823767B2 JP 5014669 A JP5014669 A JP 5014669A JP 1466993 A JP1466993 A JP 1466993A JP 2823767 B2 JP2823767 B2 JP 2823767B2
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30123—Organisation of register space, e.g. banked or distributed register file according to context, e.g. thread buffers
    • G06F9/30127—Register windows
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサな
どにおける一時記憶のための複数の汎用レジスタを備え
たレジスタファイルに関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサの高性能化の
手法の１つとして、レジスタウインドウという構成を採
用したレジスタファイルが提案されている（日経バイト
１９８８年３月号、１３０〜１４１ページ参照）。この
構成によれば、複数の汎用レジスタを備えたレジスタフ
ァイルの全部又は一部が複数枚のウインドウに分割さ
れ、各ウインドウは各々一部のレジスタを二重アドレス
レジスタとして両隣のウインドウと共有する。ウインド
ウを切替えれば、使用可能なレジスタを切替えることが
できる。また、互いに隣接した２枚のウインドウのオー
バーラップ部分に位置する二重アドレスレジスタを用い
ることにより、プロシージャ間のデータの受け渡しを高
速実行できる。
【０００３】各ウインドウ中の個々のレジスタは、ウイ
ンドウを選択するためのウインドウ番号と該ウインドウ
内の相対位置を示すレジスタアドレスとの組み合わせで
決定されるアドレスを以て指定される。二重アドレスレ
ジスタの各々は、異なる２つのアドレスを持つ。ウイン
ドウ番号は、現在のウインドウ（カレントウインドウ）
の番号のインクリメント及びデクリメントを司るウイン
ドウ制御回路から出力されるウインドウ番号信号によっ
て特定される。レジスタアドレスは、マイクロプロセッ
サの命令のうちのレジスタ指定ビットに基づいてレジス
タアドレス信号生成回路から出力されるレジスタアドレ
ス信号によって特定される。
【０００４】上記ウインドウ構成を採用した従来のレジ
スタファイルは、複数の汎用レジスタを構成するための
メモリセルアレイ、前記ウインドウ制御回路及びレジス
タアドレス信号生成回路に加えて、アドレス変換回路と
デコード回路とを備えていた。例えば６４本のレジスタ
を備えたレジスタファイルでは、アドレス変換回路はウ
インドウ番号信号及びレジスタアドレス信号を演算処理
により６ビットのアドレス信号に変換する。ただし、二
重アドレスレジスタは２つのアドレスを持つことを考慮
して、アドレス変換回路は、ウインドウ番号信号とレジ
スタアドレス信号との異なる組み合わせを同一のアドレ
ス信号に変換し得るようになっている。デコード回路
は、アドレス変換回路からの６ビットのアドレス信号に
基づき、メモリセルアレイ中のレジスタを選択するため
の６４本のワード線のうちの１本をアサートするもので
ある。
【０００５】
【発明が解決しようとする課題】上記従来のレジスタフ
ァイルは、ウインドウ番号信号及びレジスタアドレス信
号をアドレス信号に変換するように演算処理を実行する
ためのアドレス変換回路を備えていたので、該演算処理
の実行に要する時間がレジスタの高速読み出しを阻害す
る１つの要因になっていた。
【０００６】本発明の目的は、オーバーラップしたウイ
ンドウ構成を採用したレジスタファイルにおいて、上記
アドレス変換のための演算処理をなくし、以てレジスタ
の高速読み出しを実現することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、二重アドレスレジスタのためのメモリセ
ル群を第１及び第２のメモリセルアレイに分割し、ウイ
ンドウ番号信号及びレジスタアドレス信号を２つのデコ
ード回路により各々直接にデコードして第１及び第２の
メモリセルアレイから各々１つのデータを読み出し、該
読み出した両データのいずれかを出力選択回路により選
択する構成を採用したものである。
【０００８】具体的に説明すると、請求項１の発明は、
複数の構成レジスタの全部又は一部が各々Ｋ本のレジス
タを備えたＬ枚のウインドウに分割され、各ウインドウ
は各々一部のレジスタを二重アドレスレジスタとして両
隣のウインドウと共有し、各ウインドウ中の個々のレジ
スタは前記Ｌ枚のウインドウのうちの１枚を選択するた
めのウインドウ番号と該ウインドウ内の相対位置を示す
レジスタアドレスとを以て指定されるレジスタファイル
において、次のような第１及び第２のメモリセルアレイ
と、ウインドウ制御回路と、レジスタアドレス信号生成
回路と、第１及び第２の読み出しデコード回路と、出力
選択回路とを備えた構成を採用したものである。第１の
メモリセルアレイは、二重アドレスレジスタのうちの半
数のためのメモリセル群を第１のワード群として備え、
かつ該第１のワード群の各々は第１の読み出しビット線
を互いに共有した構成を備えたものである。第２のメモ
リセルアレイは、二重アドレスレジスタのうちの残りの
半数のためのメモリセル群を第２のワード群として備
え、かつ該第２のワード群の各々は前記第１の読み出し
ビット線とは異なる第２の読み出しビット線を互いに共
有した構成を備えたものである。ウインドウ制御回路
は、ウインドウ番号を特定するようにＭビットのウイン
ドウ番号信号を出力するための回路である。レジスタア
ドレス信号生成回路は、レジスタアドレスを特定するよ
うにＮビットのレジスタアドレス信号を生成するための
回路である。第１及び第２の読み出しデコード回路は、
ウインドウ制御回路からのウインドウ番号信号とレジス
タアドレス信号生成回路からのレジスタアドレス信号と
に基づき各々前記第１のワード群のうちの１つと前記第
２のワード群のうちの１つとを選択するための回路であ
る。そして、出力選択回路は、前記第１のワード群のう
ちの選択されたワードから第１の読み出しビット線上に
読み出されたデータと前記第２のワード群のうちの選択
されたワードから第２の読み出しビット線上に読み出さ
れたデータとのうちのいずれかを出力データとして選択
するための回路である。
【０００９】請求項２の発明では、二重アドレスレジス
タのためのメモリセル群をレジスタアドレスの奇偶に応
じて２分割し、かつ各ワードに２本の読み出しワード線
を設けることとした。すなわち、第１のメモリセルアレ
イは、二重アドレスレジスタのうち最下位ビットが０の
レジスタアドレス信号を以て指定されるべきレジスタの
ためのメモリセル群を前記第１のワード群として備え、
かつ該第１のワード群の各々は２本の第１の読み出しワ
ード線をそれぞれ備える。第２のメモリセルアレイは、
二重アドレスレジスタのうち最下位ビットが１のレジス
タアドレス信号を以て指定されるべきレジスタのための
他のメモリセル群を前記第２のワード群として備え、か
つ該第２のワード群の各々は２本の第２の読み出しワー
ド線をそれぞれ備える。第１及び第２の読み出しデコー
ド回路は、ウインドウ番号信号の全ビットとレジスタア
ドレス信号の最下位ビットを除く全ビットとに基づき各
々第１の読み出しワード線のうちの１本と第２の読み出
しワード線のうちの１本とをアサートする機能を備え
る。そして、出力選択回路は、レジスタアドレス信号の
最下位ビットが０である場合には第１の読み出しビット
線上のデータを、レジスタアドレス信号の最下位ビット
が１である場合には第２の読み出しビット線上のデータ
を各々出力データとして選択する機能を備えることとし
た。
【００１０】請求項３の発明では、二重アドレスレジス
タのためのメモリセル群をウインドウ番号の最下位ビッ
トとレジスタアドレスの最上位ビットとに応じて２分割
し、かつ各ワードに１本のみの読み出しワード線を設け
ることとした。すなわち、第１のメモリセルアレイは、
二重アドレスレジスタのうち最下位ビットが０のウイン
ドウ番号信号と最上位ビットが１のレジスタアドレス信
号とを以てかつ最下位ビットが１のウインドウ番号信号
と最上位ビットが０のレジスタアドレス信号とを以て指
定されるべきレジスタのためのメモリセル群を前記第１
のワード群として備え、かつ該第１のワード群の各々は
１本のみの第１の読み出しワード線をそれぞれ備える。
第２のメモリセルアレイは、二重アドレスレジスタのう
ち最下位ビットが０のウインドウ番号信号と最上位ビッ
トが０のレジスタアドレス信号とを以てかつ最下位ビッ
トが１のウインドウ番号信号と最上位ビットが１のレジ
スタアドレス信号とを以て指定されるべきレジスタのた
めの他のメモリセル群を前記第２のワード群として備
え、かつ該第２のワード群の各々は１本のみの第２の読
み出しワード線をそれぞれ備える。第１及び第２の読み
出しデコード回路は、ウインドウ番号信号の全ビットと
レジスタアドレス信号の最上位ビットを除く全ビットと
に基づき各々第１の読み出しワード線のうちの１本と第
２の読み出しワード線のうちの１本とをアサートする機
能を備える。そして、出力選択回路は、ウインドウ番号
信号の最下位ビットとレジスタアドレス信号の最上位ビ
ットとが一致しない場合には第１の読み出しビット線上
のデータを、ウインドウ番号信号の最下位ビットとレジ
スタアドレス信号の最上位ビットとが一致する場合には
第２の読み出しビット線上のデータを各々出力データと
して選択する機能を備えることとした。
【００１１】請求項４の発明では、ウインドウ番号で指
定されるウインドウの隣接ウインドウを指し示す修正ウ
インドウ番号を用いることとした。すなわち、第１のメ
モリセルアレイは、二重アドレスレジスタのうち最下位
ビットが０のウインドウ番号信号と最上位ビットが１の
レジスタアドレス信号とを以てかつ最下位ビットが１の
ウインドウ番号信号と最上位ビットが０のレジスタアド
レス信号とを以て指定されるべきレジスタのためのメモ
リセル群を前記第１のワード群として備え、かつ該第１
のワード群の各々は１本のみの第１の読み出しワード線
をそれぞれ備える。第２のメモリセルアレイは、二重ア
ドレスレジスタのうち最下位ビットが０のウインドウ番
号信号と最上位ビットが０のレジスタアドレス信号とを
以てかつ最下位ビットが１のウインドウ番号信号と最上
位ビットが１のレジスタアドレス信号とを以て指定され
るべきレジスタのための他のメモリセル群を前記第２の
ワード群として備え、かつ該第２のワード群の各々は１
本のみの第２の読み出しワード線をそれぞれ備える。ウ
インドウ制御回路は、ウインドウ番号で指定されるウイ
ンドウの隣接ウインドウを指し示す修正ウインドウ番号
を特定するようにＭビットの修正ウインドウ番号信号を
出力する機能を更に備える。第１の読み出しデコード回
路は、ウインドウ番号信号の最下位ビットを除く全ビッ
トとレジスタアドレス信号の最上位ビットを除く全ビッ
トとに基づき第１の読み出しワード線のうちの１本をア
サートする機能を備える。第２の読み出しデコード回路
は、修正ウインドウ番号信号の最下位ビットを除く全ビ
ットとレジスタアドレス信号の最上位ビットを除く全ビ
ットとに基づき第２の読み出しワード線のうちの１本を
アサートする機能を備える。そして、出力選択回路は、
ウインドウ番号信号の最下位ビットとレジスタアドレス
信号の最上位ビットとが一致しない場合又は修正ウイン
ドウ番号信号の最下位ビットとレジスタアドレス信号の
最上位ビットとが一致する場合には第１の読み出しビッ
ト線上のデータを、ウインドウ番号信号の最下位ビット
とレジスタアドレス信号の最上位ビットとが一致する場
合又は修正ウインドウ番号信号の最下位ビットとレジス
タアドレス信号の最上位ビットとが一致しない場合には
第２の読み出しビット線上のデータを各々出力データと
して選択する機能を備えることとした。
【００１２】請求項５及び６の発明では、ウインドウ数
Ｌが２の累乗である場合だけでなくそれ以外のウインド
ウ数の場合にも請求項４の発明を適用し得るように、次
のような修正ウインドウ番号の決定方法を採用した。す
なわち、請求項５の発明では、ウインドウ数Ｌがウイン
ドウ番号信号及び修正ウインドウ番号信号のビット数Ｍ
との間でＬ≦２M の関係を満たすことを前提とし、ウイ
ンドウ制御回路は、ウインドウ番号が０から（Ｌ−２）
までのうちのいずれかの値である場合には該ウインドウ
番号に１を加算して得られる値を、ウインドウ番号が
（Ｌ−１）である場合には０を各々修正ウインドウ番号
として採用することとした。また、請求項６の発明で
は、ウインドウ番号が１から（Ｌ−１）までのうちのい
ずれかの値である場合には該ウインドウ番号から１を減
算して得られる値を、ウインドウ番号が０である場合に
は（Ｌ−１）を各々修正ウインドウ番号として採用する
こととした。
【００１３】
【作用】請求項１の発明によれば、第１の読み出しデコ
ード回路は、ウインドウ番号信号及びレジスタアドレス
信号から直接に第１のメモリセルアレイ中の１つの二重
アドレスレジスタを選択する。これと並行して、第２の
読み出しデコード回路は、ウインドウ番号信号及びレジ
スタアドレス信号から直接に第２のメモリセルアレイ中
の１つの二重アドレスレジスタを選択する。これによ
り、第１及び第２の読み出しビット線上に各々１つのデ
ータが読み出される。そして、両データのうちの１つが
出力選択回路により出力データとして選択される。この
際、ウインドウ番号信号及びレジスタアドレス信号に基
づく演算処理を実行するためのアドレス変換回路が介在
しないので、レジスタの読み出しが高速化される。ま
た、メモリセル群の分割によって各々の読み出しビット
線が短くなる結果、該ビット線にかかる負荷容量が低減
されるので、レジスタの読み出しが更に高速化される。
【００１４】請求項２の発明によれば、二重アドレスレ
ジスタのためのメモリセル群はレジスタアドレスの奇偶
に応じて第１及び第２のメモリセルアレイに分割され
る。しかも、アドレスの二重性に対応して、各レジスタ
に２本の読み出しワード線が設けられる。第１及び第２
のメモリセルアレイが各々例えばＪ本の二重アドレスレ
ジスタを備えている場合について説明すると、２Ｊ本の
第１の読み出しワード線のうちの１本が第１の読み出し
デコード回路により、２Ｊ本の第２の読み出しワード線
のうちの１本が第２の読み出しデコード回路により各々
アサートされる。この際、レジスタアドレス信号の最下
位ビットは両読み出しデコード回路では使用されず、出
力選択回路における出力データの選択にのみ使用され
る。したがって、第１及び第２の読み出しデコード回路
の入力信号のビット数が低減し、デコードの高速化が図
れる。
【００１５】請求項３の発明によれば、各ウインドウ中
の一方の隣接ウインドウ側の二重アドレスレジスタと他
方の隣接ウインドウ側の二重アドレスレジスタとを分け
るように、ウインドウ番号の最下位ビットとレジスタア
ドレスの最上位ビットとに応じて二重アドレスレジスタ
のためのメモリセル群が第１及び第２のメモリセルアレ
イに分割される。したがって、ウインドウ番号信号とレ
ジスタアドレス信号の最上位ビット以外のビットとを用
いることにより、読み出すべきレジスタを第１のメモリ
セルアレイ中の１本のレジスタ及び第２のメモリセルア
レイ中の１本のレジスタのうちのいずれかに特定でき
る。つまり、アドレスの二重性にもかかわらず、各レジ
スタは１本の読み出しワード線を備えていれば十分であ
る。第１及び第２のメモリセルアレイが各々例えばＪ本
の二重アドレスレジスタを備えている場合、Ｊ本の第１
の読み出しワード線のうちの１本が第１の読み出しデコ
ード回路により、Ｊ本の第２の読み出しワード線のうち
の１本が第２の読み出しデコード回路により各々アサー
トされる。両読み出しデコード回路は、各々Ｊ本の読み
出しワード線のうちの１本をアサートすればよいので、
請求項２の発明の場合に比べてその回路規模が縮小され
る。また、両メモリセルアレイ中の読み出しのための回
路の規模も縮小される。なお、レジスタアドレス信号の
最上位ビットは両読み出しデコード回路では使用され
ず、出力選択回路におけるウインドウ番号信号の最下位
ビットとの一致判定を通じた出力データの選択にのみ使
用される。したがって、第１及び第２の読み出しデコー
ド回路の入力信号のビット数が低減し、デコードの高速
化が図れる。
【００１６】請求項４の発明によれば、ウインドウ制御
回路からウインドウ番号信号に加えて修正ウインドウ番
号信号が出力される。ある二重アドレスレジスタが番号
０のウインドウと番号１のウインドウとに共有される場
合、該二重アドレスレジスタの特定に使用されるウイン
ドウ番号信号のうちの最下位ビットを除く全ビットは両
ウインドウに共通である。（２，３）、（４，５）、
（６，７）等の他のウインドウ番号の組み合わせの場合
も同様である。ところが、ある二重アドレスレジスタが
番号７のウインドウと番号０のウインドウとに共有され
る場合、該二重アドレスレジスタの特定に使用されるウ
インドウ番号信号のビットについて両ウインドウに共通
性はない。（１，２）、（３，４）、（５，６）等の他
のウインドウ番号の組み合わせの場合も、（０，１）等
の場合に比べて共通ビット数は少ない。そこで、ある二
重アドレスレジスタが番号ｋ（ｋは偶数）のウインドウ
と番号（ｋ＋１）のウインドウとに共有される場合には
ウインドウ番号信号を用い、番号（ｋ−１）のウインド
ウと番号ｋのウインドウとに共有される場合には修正ウ
インドウ番号信号を用いることとする。ウインドウ番号
信号の最下位ビット以外のビットとレジスタアドレス信
号の最上位ビット以外のビットとは、第１の読み出しワ
ード線のうちの１本をアサートするために第１の読み出
しデコード回路に使用される。また、修正ウインドウ番
号信号の最下位ビット以外のビットとレジスタアドレス
信号の最上位ビット以外のビットとは、第２の読み出し
ワード線のうちの１本をアサートするために第２の読み
出しデコード回路に使用される。この際、修正ウインド
ウ番号信号の採用により第２の読み出しデコード回路の
構成が第１の読み出しデコード回路と同程度に簡略化さ
れる。ウインドウ番号信号又は修正ウインドウ番号信号
の最下位ビットと、レジスタアドレス信号の最上位ビッ
トとは、出力選択回路における出力データの選択にのみ
使用される。
【００１７】請求項５の発明によれば、ウインドウ数Ｌ
が２の累乗である場合（Ｌ＝２M ）には、ウインドウ番
号に１を加算して得られる値のうちの下位Ｍビットを修
正ウインドウ番号として採用すれば、該修正ウインドウ
番号により隣接ウインドウを常に差し示すことができ
る。（２M −１）に１を加算して得られる値の下位Ｍビ
ットが０となるからである。これに対してウインドウ数
Ｌが２の累乗以外である場合（Ｌ＜２M ）には、最大ウ
インドウ番号（Ｌ−１）については例外的に０を修正ウ
インドウ番号として採用する。
【００１８】請求項６の発明によれば、ウインドウ数Ｌ
が２の累乗である場合（Ｌ＝２M ）には、ウインドウ番
号から１を減算して得られる値のうちの下位Ｍビットを
修正ウインドウ番号として採用すれば、該修正ウインド
ウ番号により隣接ウインドウを常に差し示すことができ
る。０から１を減算して得られる値の下位Ｍビットが
（Ｌ−１）となるからである。これに対してウインドウ
数Ｌが２の累乗以外である場合（Ｌ＜２M ）には、最小
ウインドウ番号０については例外的に（Ｌ−１）を修正
ウインドウ番号として採用する。
【００１９】
【実施例】以下、本発明の５つの実施例に係るレジスタ
ファイルについて、図面を参照しながら順次説明する。
【００２０】（実施例１）図１は、本発明の第１の実施
例に係るレジスタファイルで採用されたレジスタウイン
ドウの構成を示す概念図である。この例では、レジスタ
ファイルを構成する６４本のレジスタを各々１６本のレ
ジスタＲ０〜Ｒ１５からなる８枚のウインドウＷ０〜Ｗ
７に分割している。例えば、Ｗ０＿Ｒ２はウインドウ０
に属するレジスタ２を表している。各ウインドウは、Ｒ
０〜Ｒ７の８本のレジスタを番号の１つ小さい隣接ウイ
ンドウと共有し、Ｒ８〜Ｒ１５の残り８本のレジスタを
番号の１つ大きい隣接ウインドウと共有している。例え
ば、Ｗ０＿Ｒ０とＷ７＿Ｒ８とは同一のレジスタを表し
ている。ウインドウの非オーバーラップ部分はなく、全
てのレジスタは二重アドレスレジスタである。
【００２１】図２は、本発明の第１の実施例に係るレジ
スタファイルのうちの読み出しのための回路部分の構成
を示すブロック図である。図２において、３２ビット長
の６４本のレジスタは第１及び第２のメモリセルアレイ
１５，１６に分割されている。第１のメモリセルアレイ
１５は、偶数のレジスタアドレスを以て指定される３２
本のレジスタ１５１（Ｗ０＿Ｒ０，Ｗ７＿Ｒ８等）を備
えている。第１のメモリセルアレイ１５中の３２本のレ
ジスタ１５１は、各々２本の第１の読み出しワード線Ｒ
ＷＬ１を備え、かつ３２本の第１の読み出しビット線Ｒ
ＢＬ１を互いに共有している。第２のメモリセルアレイ
１６は、奇数のレジスタアドレスを以て指定される３２
本のレジスタ１６１（Ｗ０＿Ｒ１，Ｗ７＿Ｒ９等）を備
えている。第２のメモリセルアレイ１６中の３２本のレ
ジスタ１６１は、各々２本の第２の読み出しワード線Ｒ
ＷＬ２を備え、かつ前記第１の読み出しビット線ＲＢＬ
１とは別の３２本の第２の読み出しビット線ＲＢＬ２を
互いに共有している。
【００２２】１１は入力された命令信号からレジスタア
ドレス（０〜１５）を取り出して４ビットのレジスタア
ドレス信号ＲＮ3 〜ＲＮ0 を生成するためのレジスタア
ドレス信号生成回路、１２はカレントウインドウの番号
（０〜７）を示す３ビットのウインドウ番号信号ＷＮ2
〜ＷＮ0 を出力するためのウインドウ制御回路である。
１３及び１４は、各々ウインドウ番号信号の全ビットＷ
Ｎ2 〜ＷＮ0 と最下位ビットを除くレジスタアドレス信
号ＲＮ3 〜ＲＮ1 との合計６ビットを入力とし、６４本
の第１の読み出しワード線ＲＷＬ１のうちの１本と６４
本の第２の読み出しワード線ＲＷＬ２のうちの１本とを
それぞれアサートするための第１及び第２の読み出しデ
コード回路である。
【００２３】表１及び表２は、ウインドウ番号信号ＷＮ
2 〜0 及びレジスタアドレス信号ＲＮ3 〜0 と、第１及
び第２の読み出しデコード回路１３，１４により選択さ
れるレジスタとの関係を示すものである。ただし、表中
の括弧内は２進表記であり、ｘは０又は１を表してい
る。両読み出しデコード回路１３，１４の各々の機能
は、ＡＮＤゲート等の組み合わせ論理回路により達成さ
れる。
【００２４】
【表１】
【００２５】
【表２】
【００２６】図２中の１７及び１８は、第１及び第２の
読み出しビット線ＲＢＬ１，ＲＢＬ２をプリチャージす
るための第１及び第２のプリチャージ回路である。１９
は、レジスタアドレス信号の最下位ビットＲＮ0 が０の
時には第１の読み出しビット線ＲＢＬ１上のデータを、
１の時には第２の読み出しビット線ＲＢＬ２上のデータ
を各々３２ビットの出力データとして選択するための出
力選択回路である。
【００２７】図３は、本実施例に係るレジスタファイル
のうちの書き込みのための回路部分の構成を示すブロッ
ク図である。図３において、レジスタアドレス信号生成
回路１１、ウインドウ制御回路１２並びに第１及び第２
のメモリセルアレイ１５，１６は、図２に示したものと
同じ構成要素である。ただし、第１及び第２のメモリセ
ルアレイ１５，１６中の６４本のレジスタ１５１，１６
１は、各々１本の書き込みワード線ＷＷＬを備え、かつ
３２本の書き込みビット線ＷＢＬを互いに共有してい
る。２０は、ウインドウ制御回路１２からのウインドウ
番号信号ＷＷＮ2〜ＷＷＮ0 とレジスタアドレス信号生
成回路１１からのレジスタアドレス信号ＷＲＮ3 〜ＷＲ
Ｎ0 との合計７ビットを入力とし、６４本の書き込みワ
ード線ＷＷＬのうちの１本をアサートするための書き込
みデコード回路である。２１は、３２ビットの入力デー
タを書き込みビット線ＷＢＬ上に供給するための書き込
みデータ入力回路である。
【００２８】図４は、第１及び第２のメモリセルアレイ
１５，１６中の１本のレジスタ１５１又は１６１の内部
構成を示す回路図である。図４において、１本のレジス
タ１５１（１６１）は１ワードを構成する３２個のメモ
リセル３１からなり、メモリセル毎に読み出し回路３２
及び書き込み回路３３が設けられている。読み出し回路
３２は４個のＮｃｈＭＯＳトランジスタ３２１〜３２４
により、書き込み回路３３は１個のＮｃｈＭＯＳトラン
ジスタ３３１により各々構成される。書き込みビット線
ＷＢＬ上のデータは、書き込みワード線ＷＷＬが１にな
った時に、書き込み回路３３を通してメモリセル３１に
書き込まれる。そして、メモリセル３１の保持データ
は、２本の読み出しワード線ＲＷＬ１（ＲＷＬ２）のう
ちのいずれかが１になった時に、読み出し回路３２を通
して読み出しビット線ＲＢＬ１（ＲＢＬ２）上に出力さ
れるようになっている。
【００２９】例えば、６４本の書き込みワード線ＷＷＬ
のうちのＷ１＿Ｒ２（Ｗ０＿Ｒ１０）に接続された書き
込みワード線は、カレントウインドウの番号が１でレジ
スタアドレスが２の時と、カレントウインドウの番号が
０でレジスタアドレスが１０の時とに限りアサートされ
て１となる。このアサートにより書き込みが選択された
Ｗ１＿Ｒ２（Ｗ０＿Ｒ１０）には、外部から与えられた
データが書き込まれる。Ｗ１＿Ｒ２（Ｗ０＿Ｒ１０）の
保持データの読み出しは次のようにして実行される。す
なわち、カレントウインドウの番号が１の時に命令信号
によりレジスタアドレス２のレジスタの読み出しが指定
されると、第１のメモリセルアレイ１５においてＷ１＿
Ｒ２（Ｗ０＿Ｒ１０）から第１の読み出しビット線ＲＢ
Ｌ１へのデータの読み出しが実行されるだけでなく、第
２のメモリセルアレイ１６においてＷ１＿Ｒ３（Ｗ０＿
Ｒ１１）から第２の読み出しビット線ＲＢＬ２へのデー
タの読み出しが行なわれる。ところが、レジスタアドレ
ス信号の最下位ビットＲＮ0 は０であるので、出力選択
回路１９で第１の読み出しビット線ＲＢＬ１が選択さ
れ、Ｗ１＿Ｒ２（Ｗ０＿Ｒ１０）からの読み出しデータ
が出力データとして選択される。
【００３０】以上のとおり、本実施例によれば、二重ア
ドレスレジスタのためのメモリセル群を第１及び第２の
メモリセルアレイ１５，１６に分割し、ウインドウ番号
信号及びレジスタアドレス信号を２つの読み出しデコー
ド回路１３，１４により各々直接にデコードして第１及
び第２のメモリセルアレイ１５，１６から各々１つのデ
ータを読み出し、該読み出した両データのうちのいずれ
かを出力選択回路１９により選択する構成を採用したの
で、ウインドウ番号信号及びレジスタアドレス信号に基
づく演算処理を実行するためのアドレス変換回路の介在
なしにレジスタの読み出しを実行できる結果、該読み出
しが高速化される。しかも、メモリセル群の分割によっ
て各々の読み出しビット線ＲＢＬ１，ＲＢＬ２が短くな
り該ビット線にかかる負荷容量が低減されるので、レジ
スタの読み出しが更に高速化される。また、二重アドレ
スレジスタのためのメモリセル群をレジスタアドレスの
奇偶に応じて第１及び第２のメモリセルアレイ１５，１
６に分割し、かつアドレスの二重性に対応して各レジス
タ１５１（１６１）に２本の読み出しワード線ＲＷＬ１
（ＲＷＬ２）を設けた構成を採用したので、第１及び第
２の読み出しデコード回路１３，１４の入力信号のビッ
ト数が低減する結果、デコードの高速化ひいてはレジス
タの読み出しの高速化を実現できる。
【００３１】しかしながら、本実施例では、各レジスタ
に２本の読み出しワード線を設けているために、各読み
出しデコード回路１３，１４のみならずメモリセル毎の
読み出し回路３２も回路規模が大きくなり、レジスタフ
ァイル全体の回路規模が大きなものとなる。以下の実施
例によれば、この問題が解消される。
【００３２】（実施例２）図５〜図７は、本発明の第２
の実施例に係るレジスタファイルを示す図であって、各
々第１の実施例の図２〜図４に対応するものである。た
だし、レジスタウインドウの構成は図１に示したものと
同一であって、全てのレジスタは二重アドレスレジスタ
である。
【００３３】図５において、レジスタアドレス信号生成
回路１１、ウインドウ制御回路１２並びに第１及び第２
のプリチャージ回路１７，１８は、図２に示したものと
同様の機能を持った回路ブロックである。本実施例によ
れば、６４本のレジスタは、ウインドウ番号の最下位ビ
ットとレジスタアドレスの最上位ビットとに応じて第１
及び第２のメモリセルアレイ１５ａ，１６ａに分割され
る。すなわち、第１のメモリセルアレイ１５ａは偶数ウ
インドウの後半レジスタＲ８〜Ｒ１５を、第２のメモリ
セルアレイ１５ｂは偶数ウインドウの前半レジスタＲ０
〜Ｒ７を各々備えている。ただし、偶数ウインドウの後
半レジスタＲ８〜Ｒ１５は奇数ウインドウの前半レジス
タＲ０〜Ｒ７と、偶数ウインドウの前半レジスタＲ０〜
Ｒ７は奇数ウインドウの後半レジスタＲ８〜Ｒ１５とそ
れぞれオーバーラップしている。第１のメモリセルアレ
イ１５ａ中の３２本のレジスタ１５１ａ（Ｗ０＿Ｒ８，
Ｗ１＿Ｒ０等）は、各々１本の第１の読み出しワード線
ＲＷＬ１ａを備え、かつ３２本の第１の読み出しビット
線ＲＢＬ１を互いに共有している。第２のメモリセルア
レイ１６ａ中の３２本のレジスタ１６１ａ（Ｗ７＿Ｒ
８，Ｗ０＿Ｒ０等）は、各々１本の第２の読み出しワー
ド線ＲＷＬ２ａを備え、かつ前記第１の読み出しビット
線ＲＢＬ１とは別の３２本の第２の読み出しビット線Ｒ
ＢＬ２を互いに共有している。
【００３４】１３ａは、最下位ビットを除くウインドウ
番号信号ＷＮ2 〜ＷＮ1 と最上位ビットを除くレジスタ
アドレス信号ＲＮ2 〜ＲＮ0 との合計５ビットを入力と
し、３２本の第１の読み出しワード線ＲＷＬ１ａのうち
の１本をアサートするための第１の読み出しデコード回
路である。１４ａは、ウインドウ番号信号の全ビットＷ
Ｎ2 〜ＷＮ0 と最上位ビットを除くレジスタアドレス信
号ＲＮ2 〜ＲＮ0 との合計６ビットを入力とし、３２本
の第２の読み出しワード線ＲＷＬ２ａのうちの１本をア
サートするための第２の読み出しデコード回路である。
【００３５】表３及び表４は、ウインドウ番号信号ＷＮ
2 〜0 及びレジスタアドレス信号ＲＮ3 〜0 と、第１及
び第２の読み出しデコード回路１３ａ，１４ａにより選
択されるレジスタとの関係を示すものである。
【００３６】
【表３】
【００３７】
【表４】
【００３８】図５中の１９ａは、ウインドウ番号信号の
最下位ビットＷＮ0 とレジスタアドレス信号の最上位ビ
ットＲＮ3 との排他的論理和が１の時には第１の読み出
しビット線ＲＢＬ１上のデータを、該排他的論理和が０
の時には第２の読み出しビット線ＲＢＬ２上のデータを
各々３２ビットの出力データとして選択するための出力
選択回路である。
【００３９】図６において、レジスタアドレス信号生成
回路１１、ウインドウ制御回路１２並びに第１及び第２
のメモリセルアレイ１５ａ，１６ａは、図５に示したも
のと同じ構成要素である。ただし、図３の場合と同様
に、第１及び第２のメモリセルアレイ１５ａ，１６ａ中
の６４本のレジスタ１５１ａ，１６１ａは、各々１本の
書き込みワード線ＷＷＬを備え、かつ３２本の書き込み
ビット線ＷＢＬを互いに共有している。２０ａは、ウイ
ンドウ番号信号ＷＷＮ2 〜ＷＷＮ0 とレジスタアドレス
信号ＷＲＮ3 〜ＷＲＮ0 との合計７ビットを入力とし、
６４本の書き込みワード線ＷＷＬのうちの１本をアサー
トするための書き込みデコード回路である。２１は、３
２ビットの入力データを書き込みビット線ＷＢＬ上に供
給するための書き込みデータ入力回路である。
【００４０】図７において、１本のレジスタ１５１ａ
（１６１ａ）は１ワードを構成する３２個のメモリセル
３１からなり、メモリセル毎に読み出し回路３２ａ及び
書き込み回路３３が設けられている。読み出し回路３２
ａは２個のＮｃｈＭＯＳトランジスタ３２５，３２６に
より、書き込み回路３３は１個のＮｃｈＭＯＳトランジ
スタ３３１により各々構成される。書き込みビット線Ｗ
ＢＬ上のデータは、書き込みワード線ＷＷＬが１になっ
た時に、書き込み回路３３を通してメモリセル３１に書
き込まれる。そして、メモリセル３１の保持データは、
読み出しワード線ＲＷＬ１ａ（ＲＷＬ２ａ）が１になっ
た時に、読み出し回路３２を通して読み出しビット線Ｒ
ＢＬ１（ＲＢＬ２）上に出力されるようになっている。
【００４１】例えば、６４本の書き込みワード線ＷＷＬ
のうちのＷ１＿Ｒ２（Ｗ０＿Ｒ１０）に接続された書き
込みワード線は、カレントウインドウの番号が１でレジ
スタアドレスが２の時と、カレントウインドウの番号が
０でレジスタアドレスが１０の時とに限りアサートされ
て１となる。このアサートにより書き込みが選択された
Ｗ１＿Ｒ２（Ｗ０＿Ｒ１０）には、外部から与えられた
データが書き込まれる。Ｗ１＿Ｒ２（Ｗ０＿Ｒ１０）の
保持データの読み出しは次のようにして実行される。す
なわち、カレントウインドウの番号が１の時に命令信号
によりレジスタアドレス２のレジスタの読み出しが指定
されると、第１のメモリセルアレイ１５ａにおいてＷ１
＿Ｒ２（Ｗ０＿Ｒ１０）から第１の読み出しビット線Ｒ
ＢＬ１へのデータの読み出しが実行されるだけでなく、
第２のメモリセルアレイ１６ａにおいてＷ１＿Ｒ１０
（Ｗ２＿Ｒ２）から第２の読み出しビット線ＲＢＬ２へ
の読み出しが行なわれる。ところが、ウインドウ番号信
号の最下位ビットＷＮ0 とレジスタアドレス信号の最上
位ビットＲＮ3 との排他的論理和は１であるので、出力
選択回路１９ａで第１の読み出しビット線ＲＢＬ１が選
択され、Ｗ１＿Ｒ２（Ｗ０＿Ｒ１０）からの読み出しデ
ータが出力データとして選択される。
【００４２】以上のとおり、本実施例によれば、各ウイ
ンドウ中の一方の隣接ウインドウ側の二重アドレスレジ
スタと他方の隣接ウインドウ側の二重アドレスレジスタ
とを分けるように二重アドレスレジスタのためのメモリ
セル群を第１及び第２のメモリセルアレイ１５ａ，１６
ａに分割し、かつ各レジスタ１５１ａ（１６１ａ）に１
本の読み出しワード線ＲＷＬ１ａ（ＲＷＬ２ａ）を設け
た構成を採用したので、第１及び第２の読み出しデコー
ド回路１３ａ，１４ａは、第１の実施例の場合に比べて
その回路規模が縮小される。また、これに伴ってメモリ
セル毎の読み出し回路３２ａも構成が簡略化される結
果、レジスタファイル全体の回路規模が小さく抑えられ
ることとなる。
【００４３】本実施例では、第１の読み出しデコード回
路１３ａはウインドウ番号信号ＷＮ2 〜ＷＮ0 のうちの
最下位ビットを除く２ビットを入力とするのに対し、第
２の読み出しデコード回路１４ａはウインドウ番号信号
ＷＮ2 〜ＷＮ0 の全ビットを入力としている。以下の実
施例では、ウインドウ番号の修正により、２つの読み出
しデコード回路を互いに同等化している。
【００４４】（実施例３）図８は、本発明の第３の実施
例に係るレジスタファイルを示す図であって、第２の実
施例の図５に対応するものである。ただし、レジスタウ
インドウの構成は図１に示したものと同一であって、全
てのレジスタは二重アドレスレジスタである。
【００４５】図８において、レジスタアドレス信号生成
回路１１、第１の読み出しデコード回路１３ａ、第１及
び第２のメモリセルアレイ１５ａ，１６ａ、第１及び第
２のプリチャージ回路１７，１８並びに出力選択回路１
９ａは、図５に示したものと同様の回路ブロックであ
る。本実施例によれば、ウインドウ制御回路１２ａは、
カレントウインドウの番号（０〜７）を示す３ビットの
ウインドウ番号信号ＷＮ2 〜ＷＮ0 を出力する機能に加
えて、該カレントウインドウの番号に１を加算した値の
下位３ビットを修正ウインドウ番号信号ＸＮ2 〜ＸＮ0
として出力する機能をも備えている。第２の読み出しデ
コード回路１４ｂは、最下位ビットを除く修正ウインド
ウ番号信号ＸＮ2 〜ＸＮ1 と最上位ビットを除くレジス
タアドレス信号ＲＮ2 〜ＲＮ0 との合計５ビットを入力
とし、第２のメモリセルアレイ１６ａへの３２本の第２
の読み出しワード線ＲＷＬ２ｂのうちの１本をアサート
するものである。すなわち、第１及び第２の読み出しデ
コード回路１３ａ，１４ｂの入力信号は、いずれも５ビ
ットである。
【００４６】表５は、修正ウインドウ番号信号ＸＮ2 〜
0 及びレジスタアドレス信号ＲＮ3〜0 と、第２の読み
出しデコード回路１４ｂにより選択されるレジスタとの
関係を示すものである。なお、第１の読み出しデコード
回路１３ａのデコード方式は、前述の表３のとおりであ
る。
【００４７】
【表５】
【００４８】例えば、Ｗ２＿Ｒ３（Ｗ１＿Ｒ１１）の保
持データの読み出しは、次のようにして実行される。す
なわち、カレントウインドウの番号が２（修正ウインド
ウ番号は３）の時に命令信号によりレジスタアドレス３
のレジスタの読み出しが指定されると、第２のメモリセ
ルアレイ１６ａにおいてＷ２＿Ｒ３（Ｗ１＿Ｒ１１）か
ら第２の読み出しビット線ＲＢＬ２へのデータの読み出
しが実行されるだけでなく、第１のメモリセルアレイ１
５ａにおいてＷ３＿Ｒ３（Ｗ２＿Ｒ１１）から第１の読
み出しビット線ＲＢＬ１へのデータの読み出しが行なわ
れる。ところが、ウインドウ番号信号の最下位ビットＷ
Ｎ0 とレジスタアドレス信号の最上位ビットＲＮ3 との
排他的論理和は０であるので、出力選択回路１９ａで第
２の読み出しビット線ＲＢＬ２が選択され、Ｗ２＿Ｒ３
（Ｗ１＿Ｒ１１）からの読み出しデータが出力データと
して選択される。
【００４９】本実施例によれば、第２の実施例における
（７，０）、（１，２）、（３，４）、（５，６）の４
種類のウインドウ番号の組み合わせ（表４参照）が各々
（０，１）、（２，３）、（４，５）、（６，７）の修
正ウインドウ番号の組み合わせ（表５参照）に変換され
るので、第２の読み出しデコード回路１４ｂの構成が第
１の読み出しデコード回路１３ａと同程度に簡略化され
る。この結果、デコードの高速化ひいてはレジスタの読
み出しの高速化を実現できる。
【００５０】なお、カレントウインドウの番号から１を
減算した値の下位３ビットを修正ウインドウ番号信号Ｘ
Ｎ2 〜ＸＮ0 としてもよい。この場合には、第２の実施
例における（７，０）、（１，２）、（３，４）、
（５，６）の４種類のウインドウ番号の組み合わせが各
々（６，７）、（０，１）、（２，３）、（４，５）の
修正ウインドウ番号の組み合わせに変換されるので、第
２の読み出しデコード回路に表５の場合と同様の簡単な
デコード方式を採用できる。
【００５１】本実施例のように修正ウインドウ番号を採
用する場合には、出力選択回路１９ａにおいて修正ウイ
ンドウ番号信号の最下位ビットＸＮ0 とレジスタアドレ
ス信号の最上位ビットＲＮ3 との排他的論理和に応じて
出力データを選択することとしてもよい。ただし、該排
他的論理和が１の時には第２の読み出しビット線ＲＢＬ
２上のデータを、０の時には第１の読み出しビット線Ｒ
ＢＬ１上のデータを各々出力データとして選択する。
【００５２】（実施例４）図９は、本発明の第４の実施
例に係るレジスタファイルで採用されたレジスタウイン
ドウの構成を示す概念図である。この例では、レジスタ
ファイルを構成する７２本のレジスタのうちの８本のレ
ジスタＲ０〜Ｒ７は、いずれのウインドウにも属さない
グローバルレジスタ（不図示）である。残り６４本のレ
ジスタは、各々２４本のレジスタＲ８〜Ｒ３１からなる
４枚のウインドウＷ０〜Ｗ３に分割される。各ウインド
ウは、Ｒ８〜Ｒ１５の８本のレジスタを番号の１つ小さ
い隣接ウインドウと共有し、Ｒ２４〜Ｒ３１の８本のレ
ジスタを番号の１つ大きい隣接ウインドウと共有してい
る。Ｒ１６〜Ｒ２３の残り８本のレジスタは、各ウイン
ドウに固有のもの（非オーバーラップ部分）となってい
る。つまり、二重アドレスレジスタは、各ウインドウ中
のＲ８〜Ｒ１５及びＲ２４〜Ｒ３１の１６本のレジスタ
のみである。
【００５３】図１０は、本発明の第４の実施例に係るレ
ジスタファイルのうちの読み出しのための回路部分の構
成を示すブロック図である。図１０において、いずれか
のウインドウに属する６４本のレジスタは、ウインドウ
番号の最下位ビットとレジスタアドレスの最上位ビット
とに応じて第１及び第２のメモリセルアレイ１１５，１
１６に分割されている。すなわち、第１のメモリセルア
レイ１１５は偶数ウインドウの後半レジスタＲ１６〜Ｒ
３１を、第２のメモリセルアレイ１１６は奇数ウインド
ウの後半レジスタＲ１６〜Ｒ３１を各々備えている。た
だし、偶数ウインドウの後半レジスタＲ１６〜Ｒ３１の
うちの半分は奇数ウインドウの８本の前半レジスタＲ８
〜Ｒ１５と、奇数ウインドウの後半レジスタＲ１６〜Ｒ
３１のうちの半分は偶数ウインドウの８本の前半レジス
タＲ８〜Ｒ１５とそれぞれオーバーラップしている。第
１のメモリセルアレイ１１５中の３２本のレジスタ５１
５（Ｗ０＿Ｒ２４，Ｗ１＿Ｒ８等）は、各々１本の第１
の読み出しワード線ＲＷＬＡを備え、かつ３２本の第１
の読み出しビット線ＲＢＬＡを互いに共有している。第
２のメモリセルアレイ１１６中の３２本のレジスタ５１
６（Ｗ３＿Ｒ２４，Ｗ０＿Ｒ８等）は、各々１本の第２
の読み出しワード線ＲＷＬＢを備え、かつ前記第１の読
み出しビット線ＲＢＬＡとは別の３２本の第２の読み出
しビット線ＲＢＬＢを互いに共有している。
【００５４】１１１は入力された命令信号からレジスタ
アドレス（８〜３１）を取り出して５ビットのレジスタ
アドレス信号ＲＮ4 〜ＲＮ0 を生成するためのレジスタ
アドレス信号生成回路、１１２はカレントウインドウの
番号（０〜３）を示す２ビットのウインドウ番号信号Ｗ
Ｎ1 〜ＷＮ0 と該カレントウインドウの番号に１を加算
して得られる２ビットの修正ウインドウ番号信号ＸＮ1
〜ＸＮ0 とを出力するためのウインドウ制御回路であ
る。１１３は、最下位ビットを除くウインドウ番号信号
ＷＮ1 と最上位ビットを除くレジスタアドレス信号ＲＮ
3 〜ＲＮ0 との合計５ビットを入力とし、３２本の第１
の読み出しワード線ＲＷＬＡのうちの１本をアサートす
るための第１の読み出しデコード回路である。１１４
は、最下位ビットを除く修正ウインドウ番号信号ＸＮ1
と最上位ビットを除くレジスタアドレス信号ＲＮ3 〜Ｒ
Ｎ0 との合計５ビットを入力とし、３２本の第２の読み
出しワード線ＲＷＬＢのうちの１本をアサートするため
の第２の読み出しデコード回路である。
【００５５】表６及び表７は、第１及び第２の読み出し
デコード回路１１３，１１４の各々のデコード方式を示
すものである。
【００５６】
【表６】
【００５７】
【表７】
【００５８】図１０中の１１７及び１１８は、各々第１
及び第２の読み出しビット線ＲＢＬＡ，ＲＢＬＢをプリ
チャージするための第１及び第２のプリチャージ回路で
ある。１１９は、ウインドウ番号信号の最下位ビットＷ
Ｎ0 とレジスタアドレス信号の最上位ビットＲＮ4 との
排他的論理和が１の時には第１の読み出しビット線ＲＢ
ＬＡ上のデータを、該排他的論理和が０の時には第２の
読み出しビット線ＲＢＬＢ上のデータを各々出力データ
として選択するための出力選択回路である。
【００５９】例えば、Ｗ２＿Ｒ１０（Ｗ１＿Ｒ２６）の
保持データの読み出しは、次のようにして実行される。
すなわち、カレントウインドウの番号が２（修正ウイン
ドウ番号は３）の時に命令信号によりレジスタアドレス
１０のレジスタの読み出しが指定されると、第２のメモ
リセルアレイ１１６においてＷ２＿Ｒ１０（Ｗ１＿Ｒ２
６）から第２の読み出しビット線ＲＢＬＢへのデータの
読み出しが実行されるだけでなく、第１のメモリセルア
レイ１１５においてＷ３＿Ｒ１０（Ｗ２＿Ｒ２６）から
第１の読み出しビット線ＲＢＬＡへのデータの読み出し
が行なわれる。ところが、ウインドウ番号信号の最下位
ビットＷＮ0 とレジスタアドレス信号の最上位ビットＲ
Ｎ4 との排他的論理和は０であるので、出力選択回路１
１９で第２の読み出しビット線ＲＢＬＢが選択され、Ｗ
２＿Ｒ１０（Ｗ１＿Ｒ２６）からの読み出しデータが出
力データとして選択される。
【００６０】また、カレントウインドウの番号が２（修
正ウインドウ番号は３）の時に命令信号により非オーバ
ーラップ部分に位置するレジスタアドレス１８のレジス
タの読み出しが指定されると、第１のメモリセルアレイ
１１５においてＷ２＿Ｒ１８の読み出しが実行されるだ
けでなく、第２のメモリセルアレイ１１６においてＷ１
＿Ｒ１８の読み出しが行なわれる。ところが、ウインド
ウ番号信号の最下位ビットＷＮ0 とレジスタアドレス信
号の最上位ビットＲＮ4 との排他的論理和は１であるの
で、出力選択回路１１９によりＷ２＿Ｒ１８からの読み
出しデータが出力データとして選択される。
【００６１】以上のとおり、本実施例によれば、非オー
バーラップ部分を持つウインドウ構成のレジスタファイ
ルについて、レジスタの高速読み出しと回路規模の縮小
とを実現できる。なお、カレントウインドウの番号から
１を減算した値の下位２ビットを修正ウインドウ番号信
号ＸＮ1 〜ＸＮ0 としてもよい点は、第３の実施例の場
合と同様である。出力選択回路１１９において修正ウイ
ンドウ番号信号の最下位ビットＸＮ0 とレジスタアドレ
ス信号の最上位ビットＲＮ4 との排他的論理和に応じて
出力データを選択することとしてもよい。ただし、該排
他的論理和が１の時には第２の読み出しビット線ＲＢＬ
Ｂ上のデータを、０の時には第１の読み出しビット線Ｒ
ＢＬＡ上のデータを各々出力データとして選択する。
【００６２】本実施例は、グローバルレジスタを持たな
いレジスタファイルにも適用可能である。この場合、レ
ジスタアドレスは次のように８ずつシフトする。すなわ
ち、全６４本のレジスタは、各々２４本のレジスタＲ０
〜Ｒ２３からなる４枚のウインドウＷ０〜Ｗ３に分割さ
れる。各ウインドウは、Ｒ０〜Ｒ７の８本のレジスタを
番号の１つ小さい隣接ウインドウと共有し、Ｒ１６〜Ｒ
２３の８本のレジスタを番号の１つ大きい隣接ウインド
ウと共有する。各ウインドウに固有のレジスタはＲ８〜
Ｒ１５である。この場合でも、表６及び表７と同様のデ
コード方式によりレジスタの高速読み出しを達成でき
る。
【００６３】（実施例５）図１１は、本発明の第５の実
施例に係るレジスタファイルで採用されたレジスタウイ
ンドウの構成を示す概念図である。この例では、レジス
タファイルを構成する１０４本のレジスタのうちの８本
のレジスタＲ０〜Ｒ７は、いずれのウインドウにも属さ
ないグローバルレジスタ（不図示）である。残り９６本
のレジスタは、各々２４本のレジスタＲ８〜Ｒ３１から
なる６枚のウインドウＷ０〜Ｗ５に分割される。各ウイ
ンドウは、Ｒ８〜Ｒ１５の８本のレジスタを番号の１つ
小さい隣接ウインドウと共有し、Ｒ２４〜Ｒ３１の８本
のレジスタを番号の１つ大きい隣接ウインドウと共有し
ている。Ｒ１６〜Ｒ２３の残り８本のレジスタは、各ウ
インドウに固有のもの（非オーバーラップ部分）となっ
ている。
【００６４】図１２は、本発明の第５の実施例に係るレ
ジスタファイルのうちの読み出しのための回路部分の構
成を示すブロック図である。図１２において、いずれか
のウインドウに属する９６本のレジスタは、ウインドウ
番号の最下位ビットとレジスタアドレスの最上位ビット
とに応じて第１及び第２のメモリセルアレイ２１５，２
１６に分割されている。すなわち、第１のメモリセルア
レイ２１５は偶数ウインドウの後半レジスタＲ１６〜Ｒ
３１を、第２のメモリセルアレイ２１６は奇数ウインド
ウの後半レジスタＲ１６〜Ｒ３１を各々備えている。た
だし、偶数ウインドウの後半レジスタＲ１６〜Ｒ３１の
うちの半分は奇数ウインドウの８本の前半レジスタＲ８
〜Ｒ１５と、奇数ウインドウの後半レジスタＲ１６〜Ｒ
３１のうちの半分は偶数ウインドウの８本の前半レジス
タＲ８〜Ｒ１５とそれぞれオーバーラップしている。第
１のメモリセルアレイ２１５中の４８本のレジスタ６１
５（Ｗ０＿Ｒ２４，Ｗ１＿Ｒ８等）は、各々１本の第１
の読み出しワード線ＲＷＬＣを備え、かつ３２本の第１
の読み出しビット線ＲＢＬＣを互いに共有している。第
２のメモリセルアレイ２１６中の４８本のレジスタ６１
６（Ｗ５＿Ｒ２４，Ｗ０＿Ｒ８等）は、各々１本の第２
の読み出しワード線ＲＷＬＤを備え、かつ前記第１の読
み出しビット線ＲＢＬＣとは別の３２本の第２の読み出
しビット線ＲＢＬＤを互いに共有している。
【００６５】２１１は入力された命令信号からレジスタ
アドレス（８〜３１）を取り出して５ビットのレジスタ
アドレス信号ＲＮ4 〜ＲＮ0 を生成するためのレジスタ
アドレス信号生成回路、２１２はカレントウインドウの
番号（０〜５）を示す３ビットのウインドウ番号信号Ｗ
Ｎ2 〜ＷＮ0 と該カレントウインドウの番号に１を加算
して得られる修正ウインドウ番号信号ＸＮ2 〜ＸＮ0 と
を出力するためのウインドウ制御回路である。ただし、
カレントウインドウの番号が５である場合には、修正ウ
インドウ番号を６ではなく０とする。２１３は、最下位
ビットを除くウインドウ番号信号ＷＮ2 〜ＷＮ1 と最上
位ビットを除くレジスタアドレス信号ＲＮ3 〜ＲＮ0 と
の合計６ビットを入力とし、４８本の第１の読み出しワ
ード線ＲＷＬＣのうちの１本をアサートするための第１
の読み出しデコード回路である。２１４は、最下位ビッ
トを除く修正ウインドウ番号信号ＸＮ2 〜ＸＮ1 と最上
位ビットを除くレジスタアドレス信号ＲＮ3 〜ＲＮ0 と
の合計６ビットを入力とし、４８本の第２の読み出しワ
ード線ＲＷＬＤのうちの１本をアサートするための第２
の読み出しデコード回路である。
【００６６】表８及び表９は、第１及び第２の読み出し
デコード回路２１３，２１４の各々のデコード方式を示
すものである。
【００６７】
【表８】
【００６８】
【表９】
【００６９】図１２中の２１７及び２１８は、各々第１
及び第２の読み出しビット線ＲＢＬＣ，ＲＢＬＤをプリ
チャージするための第１及び第２のプリチャージ回路で
ある。２１９は、ウインドウ番号信号の最下位ビットＷ
Ｎ0 とレジスタアドレス信号の最上位ビットＲＮ4 との
排他的論理和が１の時には第１の読み出しビット線ＲＢ
ＬＣ上のデータを、該排他的論理和が０の時には第２の
読み出しビット線ＲＢＬＤ上のデータを各々出力データ
として選択するための出力選択回路である。
【００７０】例えば、Ｗ５＿Ｒ２５（Ｗ０＿Ｒ９）の保
持データの読み出しは、次のようにして実行される。す
なわち、カレントウインドウの番号が５（修正ウインド
ウ番号は０）の時に命令信号によりレジスタアドレス２
５のレジスタの読み出しが指定されると、第２のメモリ
セルアレイ２１６においてＷ５＿Ｒ２５（Ｗ０＿Ｒ９）
から第２の読み出しビット線ＲＢＬＤへのデータの読み
出しが実行されるだけでなく、第１のメモリセルアレイ
２１５においてＷ５＿Ｒ９（Ｗ４＿Ｒ２５）から第１の
読み出しビット線ＲＢＬＣへのデータの読み出しが行な
われる。ところが、ウインドウ番号信号の最下位ビット
ＷＮ0 とレジスタアドレス信号の最上位ビットＲＮ4 と
の排他的論理和は０であるので、出力選択回路２１９で
第２の読み出しビット線ＲＢＬＤが選択され、Ｗ５＿Ｒ
２５（Ｗ０＿Ｒ９）からの読み出しデータが出力データ
として選択される。
【００７１】以上のとおり、本実施例によれば、ウイン
ドウ数が２の累乗以外である場合にも、回路規模が小さ
くかつ高速読み出しが可能なオーバーラップ・ウインド
ウ構成のレジスタファイルを実現できる。カレントウイ
ンドウの番号から１を減算した値の下位３ビットを修正
ウインドウ番号信号ＸＮ2 〜ＸＮ0 としてもよい点は、
第３及び第４の実施例の場合と同様である。ただし、カ
レントウインドウの番号が０である場合には、修正ウイ
ンドウ番号を例外的に５とする。出力選択回路２１９に
おいて修正ウインドウ番号信号の最下位ビットＸＮ0 と
レジスタアドレス信号の最上位ビットＲＮ4 との排他的
論理和に応じて出力データを選択することも可能であ
る。ただし、該排他的論理和が１の時には第２の読み出
しビット線ＲＢＬＤ上のデータを、０の時には第１の読
み出しビット線ＲＢＬＣ上のデータを各々出力データと
して選択することとする。
【００７２】なお、第３の実施例のように非オーバーラ
ップ部分を持たないウインドウ構成のレジスタファイル
の場合でも、修正ウインドウ番号に第５の実施例の場合
と同様の例外処理を施すこととすれば、２の累乗以外の
ウインドウ数に対応可能となる。
【００７３】また、第２〜第５の実施例において、メモ
リセル群をレジスタアドレスの奇偶に応じて更に分割し
た構成を採用することも可能である。例えば、第２の実
施例において、第１のメモリセルアレイには偶数ウイン
ドウのＲ８，Ｒ１０，Ｒ１２，Ｒ１４（奇数ウインドウ
のＲ０，Ｒ２，Ｒ４，Ｒ６）を、第２のメモリセルアレ
イには偶数ウインドウのＲ９，Ｒ１１，Ｒ１３，Ｒ１５
（奇数ウインドウのＲ１，Ｒ３，Ｒ５，Ｒ７）を、第３
のメモリセルアレイには偶数ウインドウのＲ０，Ｒ２，
Ｒ４，Ｒ６（奇数ウインドウのＲ８，Ｒ１０，Ｒ１２，
Ｒ１４）を、第４のメモリセルアレイには偶数ウインド
ウのＲ１，Ｒ３，Ｒ５，Ｒ７（奇数ウインドウのＲ９，
Ｒ１１，Ｒ１３，Ｒ１５）を各々割り当てる。この場
合、出力選択回路は、ウインドウ番号信号の最下位ビッ
トＷＮ0 、レジスタアドレス信号の最上位ビットＲＮ3
及びレジスタアドレス信号の最下位ビットＲＮ0 に応じ
て４データの中から出力データを選択する。これにより
メモリセルアレイの各々の読み出しビット線が更に短く
なり該ビット線にかかる負荷容量が低減されるので、レ
ジスタの読み出しが一層高速化される。
【００７４】
【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、二重アドレスレジスタのためのメモリセル
群を第１及び第２のメモリセルアレイに分割し、ウイン
ドウ番号信号及びレジスタアドレス信号を２つのデコー
ド回路により各々直接にデコードして第１及び第２のメ
モリセルアレイから各々１つのデータを読み出し、該読
み出した両データのうちのいずれかを出力選択回路によ
り選択する構成を採用したので、ウインドウ番号信号及
びレジスタアドレス信号に基づく演算処理を実行するた
めのアドレス変換回路の介在なしにレジスタの読み出し
を実行できる結果、該読み出しが高速化される。しか
も、メモリセル群の分割によって各々の読み出しビット
線が短くなり該ビット線にかかる負荷容量が低減される
ので、レジスタの読み出しが更に高速化される。
【００７５】請求項２の発明によれば、二重アドレスレ
ジスタのためのメモリセル群をレジスタアドレスの奇偶
に応じて第１及び第２のメモリセルアレイに分割し、か
つアドレスの二重性に対応して各レジスタに２本の読み
出しワード線を設けた構成を採用したので、第１及び第
２の読み出しデコード回路の入力信号のビット数が低減
する結果、デコードの高速化ひいてはレジスタの読み出
しの高速化を実現できる。
【００７６】請求項３の発明によれば、各ウインドウ中
の一方の隣接ウインドウ側の二重アドレスレジスタと他
方の隣接ウインドウ側の二重アドレスレジスタとを分け
るように二重アドレスレジスタのためのメモリセル群を
第１及び第２のメモリセルアレイに分割し、かつ各レジ
スタに１本のみの読み出しワード線を設けた構成を採用
したので、第１及び第２の読み出しデコード回路は、請
求項２の発明の場合に比べてその回路規模が縮小され
る。また、両メモリセルアレイ中の読み出しのための回
路の規模も縮小される。したがって、レジスタファイル
全体の回路規模が小さく抑えられることとなる。更に、
第１及び第２の読み出しデコード回路の入力信号のビッ
ト数が低減する結果、デコードの高速化ひいてはレジス
タの読み出しの高速化を実現できる。
【００７７】請求項４の発明によれば、ウインドウ番号
で指定されるウインドウの隣接ウインドウを特定するた
めの修正ウインドウ番号を採用したので、修正ウインド
ウ番号を用いる第２の読み出しデコード回路の構成が、
ウインドウ番号を用いる第１の読み出しデコード回路と
同程度に簡略化される。この結果、デコードの高速化ひ
いてはレジスタの読み出しの高速化を実現できる。
【００７８】請求項５又は６の発明によれば、ウインド
ウ数Ｌが２の累乗以外である場合（Ｌ＜２M ）、ウイン
ドウ番号に１を加算した修正ウインドウ番号を採用する
ときには最大ウインドウ番号（Ｌ−１）に対して例外的
に０を修正ウインドウ番号として採用し、ウインドウ番
号から１を減算した修正ウインドウ番号を採用するとき
には最小ウインドウ番号０に対して例外的に（Ｌ−１）
を修正ウインドウ番号として採用することとしたので、
適用可能なレジスタファイルの範囲を拡大できる。すな
わち、ウインドウ数Ｌが２の累乗以外である場合にも、
回路規模が小さくかつ高速読み出しが可能なオーバーラ
ップ・ウインドウ構成のレジスタファイルを実現でき
る。
【図面の簡単な説明】
【図１】本発明の第１〜第３の実施例に係るレジスタフ
ァイルで採用されたレジスタウインドウの構成を示す概
念図である。
【図２】本発明の第１の実施例に係るレジスタファイル
のうちの読み出しのための回路部分の構成を示すブロッ
ク図である。
【図３】本発明の第１の実施例に係るレジスタファイル
のうちの書き込みのための回路部分の構成を示すブロッ
ク図である。
【図４】図２及び図３中の１本のレジスタの内部構成を
示す回路図である。
【図５】本発明の第２の実施例に係るレジスタファイル
のうちの読み出しのための回路部分の構成を示すブロッ
ク図である。
【図６】本発明の第２の実施例に係るレジスタファイル
のうちの書き込みのための回路部分の構成を示すブロッ
ク図である。
【図７】図５及び図６中の１本のレジスタの内部構成を
示す回路図である。
【図８】本発明の第３の実施例に係るレジスタファイル
のうちの読み出しのための回路部分の構成を示すブロッ
ク図である。
【図９】本発明の第４の実施例に係るレジスタファイル
で採用されたレジスタウインドウの構成を示す概念図で
ある。
【図１０】本発明の第４の実施例に係るレジスタファイ
ルのうちの読み出しのための回路部分の構成を示すブロ
ック図である。
【図１１】本発明の第５の実施例に係るレジスタファイ
ルで採用されたレジスタウインドウの構成を示す概念図
である。
【図１２】本発明の第５の実施例に係るレジスタファイ
ルのうちの読み出しのための回路部分の構成を示すブロ
ック図である。
【符号の説明】
１１，１１１，２１１ レジスタアドレス信号生成回路 １２，１１２，２１２ ウインドウ制御回路 １３，１３ａ，１１３，２１３ 第１の読み出しデコー
ド回路 １４，１４ａ，１４ｂ，１１４，２１４ 第２の読み出
しデコード回路 １５，１５ａ，１１５，２１５ 第１のメモリセルアレ
イ １６，１６ａ，１１６，２１６ 第２のメモリセルアレ
イ １９，１９ａ，１１９，２１９ 出力選択回路 ３１ メモリセル ３２，３２ａ 読み出し回路 ３３ 書き込み回路 １５１，１５１ａ，５１５，６１５ レジスタ １６１，１６１ａ，５１６，６１６ レジスタ ＲＢＬ１，ＲＢＬＡ，ＲＢＬＣ 第１の読み出しビット
線 ＲＢＬ２，ＲＢＬＢ，ＲＢＬＤ 第２の読み出しビット
線 ＲＮ3 〜ＲＮ0 ，ＲＮ4 〜ＲＮ0 レジスタアドレス信
号 ＲＷＬ１，ＲＷＬ１ａ，ＲＷＬＡ，ＲＷＬＣ 第１の読
み出しワード線 ＲＷＬ２，ＲＷＬ２ａ，ＲＷＬ２ｂ，ＲＷＬＢ，ＲＷＬ
Ｄ 第２の読み出しワード線 ＷＮ2 〜ＷＮ0 ，ＷＮ1 〜ＷＮ0 ウインドウ番号信号 ＸＮ2 〜ＸＮ0 ，ＸＮ1 〜ＸＮ0 修正ウインドウ番号
信号

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の構成レジスタの全部又は一部が各
    々Ｋ本のレジスタを備えたＬ枚のウインドウに分割さ
    れ、各ウインドウは各々一部のレジスタを二重アドレス
    レジスタとして両隣のウインドウと共有し、各ウインド
    ウ中の個々のレジスタは前記Ｌ枚のウインドウのうちの
    １枚を選択するためのウインドウ番号と該ウインドウ内
    の相対位置を示すレジスタアドレスとを以て指定される
    レジスタファイルであって、 前記二重アドレスレジスタのうちの半数のためのメモリ
    セル群を第１のワード群として備え、かつ該第１のワー
    ド群の各々は第１の読み出しビット線を互いに共有した
    構成を備えた第１のメモリセルアレイと、 前記二重アドレスレジスタのうちの残りの半数のための
    メモリセル群を第２のワード群として備え、かつ該第２
    のワード群の各々は前記第１の読み出しビット線とは異
    なる第２の読み出しビット線を互いに共有した構成を備
    えた第２のメモリセルアレイと、 ウインドウ番号を特定するようにＭビットのウインドウ
    番号信号を出力するためのウインドウ制御回路と、 レジスタアドレスを特定するようにＮビットのレジスタ
    アドレス信号を生成するためのレジスタアドレス信号生
    成回路と、 前記ウインドウ制御回路からのウインドウ番号信号と前
    記レジスタアドレス信号生成回路からのレジスタアドレ
    ス信号とに基づき各々前記第１のワード群のうちの１つ
    と前記第２のワード群のうちの１つとを選択するための
    第１及び第２の読み出しデコード回路と、 前記第１のワード群のうちの選択されたワードから前記
    第１の読み出しビット線上に読み出されたデータと前記
    第２のワード群のうちの選択されたワードから前記第２
    の読み出しビット線上に読み出されたデータとのうちの
    いずれかを出力データとして選択するための出力選択回
    路とを備えたことを特徴とするレジスタファイル。
  2. 【請求項２】 請求項１記載のレジスタファイルにおい
    て、 前記第１のメモリセルアレイは、前記二重アドレスレジ
    スタのうち最下位ビットが０のレジスタアドレス信号を
    以て指定されるべきレジスタのためのメモリセル群を前
    記第１のワード群として備え、かつ該第１のワード群の
    各々は２本の第１の読み出しワード線をそれぞれ備え、 前記第２のメモリセルアレイは、前記二重アドレスレジ
    スタのうち最下位ビットが１のレジスタアドレス信号を
    以て指定されるべきレジスタのための他のメモリセル群
    を前記第２のワード群として備え、かつ該第２のワード
    群の各々は２本の第２の読み出しワード線をそれぞれ備
    え、 前記第１及び第２の読み出しデコード回路は、ウインド
    ウ番号信号の全ビットとレジスタアドレス信号の最下位
    ビットを除く全ビットとに基づき各々前記第１の読み出
    しワード線のうちの１本と前記第２の読み出しワード線
    のうちの１本とをアサートする機能を備え、かつ前記出
    力選択回路は、レジスタアドレス信号の最下位ビットが
    ０である場合には前記第１の読み出しビット線上のデー
    タを、レジスタアドレス信号の最下位ビットが１である
    場合には前記第２の読み出しビット線上のデータを各々
    出力データとして選択する機能を備えたことを特徴とす
    るレジスタファイル。
  3. 【請求項３】 請求項１記載のレジスタファイルにおい
    て、 前記第１のメモリセルアレイは、前記二重アドレスレジ
    スタのうち最下位ビットが０のウインドウ番号信号と最
    上位ビットが１のレジスタアドレス信号とを以てかつ最
    下位ビットが１のウインドウ番号信号と最上位ビットが
    ０のレジスタアドレス信号とを以て指定されるべきレジ
    スタのためのメモリセル群を前記第１のワード群として
    備え、かつ該第１のワード群の各々は１本のみの第１の
    読み出しワード線をそれぞれ備え、 前記第２のメモリセルアレイは、前記二重アドレスレジ
    スタのうち最下位ビットが０のウインドウ番号信号と最
    上位ビットが０のレジスタアドレス信号とを以てかつ最
    下位ビットが１のウインドウ番号信号と最上位ビットが
    １のレジスタアドレス信号とを以て指定されるべきレジ
    スタのための他のメモリセル群を前記第２のワード群と
    して備え、かつ該第２のワード群の各々は１本のみの第
    ２の読み出しワード線をそれぞれ備え、 前記第１及び第２の読み出しデコード回路は、ウインド
    ウ番号信号の全ビットとレジスタアドレス信号の最上位
    ビットを除く全ビットとに基づき各々前記第１の読み出
    しワード線のうちの１本と前記第２の読み出しワード線
    のうちの１本とをアサートする機能を備え、かつ前記出
    力選択回路は、ウインドウ番号信号の最下位ビットとレ
    ジスタアドレス信号の最上位ビットとが一致しない場合
    には前記第１の読み出しビット線上のデータを、ウイン
    ドウ番号信号の最下位ビットとレジスタアドレス信号の
    最上位ビットとが一致する場合には前記第２の読み出し
    ビット線上のデータを各々出力データとして選択する機
    能を備えたことを特徴とするレジスタファイル。
  4. 【請求項４】 請求項１記載のレジスタファイルにおい
    て、 前記第１のメモリセルアレイは、前記二重アドレスレジ
    スタのうち最下位ビットが０のウインドウ番号信号と最
    上位ビットが１のレジスタアドレス信号とを以てかつ最
    下位ビットが１のウインドウ番号信号と最上位ビットが
    ０のレジスタアドレス信号とを以て指定されるべきレジ
    スタのためのメモリセル群を前記第１のワード群として
    備え、かつ該第１のワード群の各々は１本のみの第１の
    読み出しワード線をそれぞれ備え、 前記第２のメモリセルアレイは、前記二重アドレスレジ
    スタのうち最下位ビットが０のウインドウ番号信号と最
    上位ビットが０のレジスタアドレス信号とを以てかつ最
    下位ビットが１のウインドウ番号信号と最上位ビットが
    １のレジスタアドレス信号とを以て指定されるべきレジ
    スタのための他のメモリセル群を前記第２のワード群と
    して備え、かつ該第２のワード群の各々は１本のみの第
    ２の読み出しワード線をそれぞれ備え、 前記ウインドウ制御回路は、前記ウインドウ番号で指定
    されるウインドウの隣接ウインドウを指し示す修正ウイ
    ンドウ番号を特定するようにＭビットの修正ウインドウ
    番号信号を出力する機能を更に備え、 前記第１の読み出しデコード回路は、ウインドウ番号信
    号の最下位ビットを除く全ビットとレジスタアドレス信
    号の最上位ビットを除く全ビットとに基づき前記第１の
    読み出しワード線のうちの１本をアサートする機能を備
    え、 前記第２の読み出しデコード回路は、修正ウインドウ番
    号信号の最下位ビットを除く全ビットとレジスタアドレ
    ス信号の最上位ビットを除く全ビットとに基づき前記第
    ２の読み出しワード線のうちの１本をアサートする機能
    を備え、かつ前記出力選択回路は、ウインドウ番号信号
    の最下位ビットとレジスタアドレス信号の最上位ビット
    とが一致しない場合又は修正ウインドウ番号信号の最下
    位ビットとレジスタアドレス信号の最上位ビットとが一
    致する場合には前記第１の読み出しビット線上のデータ
    を、ウインドウ番号信号の最下位ビットとレジスタアド
    レス信号の最上位ビットとが一致する場合又は修正ウイ
    ンドウ番号信号の最下位ビットとレジスタアドレス信号
    の最上位ビットとが一致しない場合には前記第２の読み
    出しビット線上のデータを各々出力データとして選択す
    る機能を備えたことを特徴とするレジスタファイル。
  5. 【請求項５】 請求項４記載のレジスタファイルにおい
    て、 前記ウインドウ数Ｌが前記ウインドウ番号信号及び修正
    ウインドウ番号信号のビット数Ｍとの間でＬ≦２M の関
    係を満たすとき、 前記ウインドウ制御回路は、ウインドウ番号が０から
    （Ｌ−２）までのうちのいずれかの値である場合には該
    ウインドウ番号に１を加算して得られる値を、ウインド
    ウ番号が（Ｌ−１）である場合には０を各々修正ウイン
    ドウ番号として採用することを特徴とするレジスタファ
    イル。
  6. 【請求項６】 請求項４記載のレジスタファイルにおい
    て、 前記ウインドウ数Ｌが前記ウインドウ番号信号及び修正
    ウインドウ番号信号のビット数Ｍとの間でＬ≦２M の関
    係を満たすとき、 前記ウインドウ制御回路は、ウインドウ番号が１から
    （Ｌ−１）までのうちのいずれかの値である場合には該
    ウインドウ番号から１を減算して得られる値を、ウイン
    ドウ番号が０である場合には（Ｌ−１）を各々修正ウイ
    ンドウ番号として採用することを特徴とするレジスタフ
    ァイル。
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