KR100645225B1 - Method for forming metal wiring for semiconductor device and semiconductor device therefore - Google Patents
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Abstract
본 발명은 간단하게 이중 구조의 금속 배선을 형성하여 프로빙 문제 및 오염 문제를 해결할 수 있고, 반도체 소자의 제조원가를 낮추고 수율을 높일 수 있는 반도체 소자에서의 금속 배선 형성방법을 제공한다. The present invention provides a method of forming a metal wiring in a semiconductor device which can simplify a double wiring structure to solve the probing problem and the contamination problem, reduce the manufacturing cost of the semiconductor device, and increase the yield.
본 발명의 따른 금속 배선 형성방법은 하부의 기판과 전기적으로 절연되는 층간 절연막을 형성하고, 층간 절연막에 사진식각 공정을 진행하여 하부의 기판과 연결되고 외부와 노출되는 콘택홀 및 배선라인을 형성한다. 콘택홀 및 배선라인이 충분히 충진되도록 층간 절연막을 포함하는 기판의 전면에 제1 금속층을 증착하고, 층간 절연막이 노출되도록 제1 금속층에 평탄화 공정을 진행한다. 그 다음 제1 금속층 및 층간 절연막 상부에 제2 금속층을 증착하고 제2 금속층의 상부에 제1 금속층이 형성된 부분이 마스킹되는 식각마스크 패턴을 형성한다. 그리고 식각마스크 패턴을 이용하여 제2 금속층을 식각하여 제2 금속 배선을 형성한다.The method for forming a metal line according to the present invention includes forming an interlayer insulating film electrically insulated from a lower substrate and performing a photolithography process on the interlayer insulating film to form a contact hole and a wiring line connected to the lower substrate and exposed to the outside . The first metal layer is deposited on the entire surface of the substrate including the interlayer insulating film so that the contact holes and the wiring lines are sufficiently filled and the first metal layer is planarized to expose the interlayer insulating film. Then, a second metal layer is deposited on the first metal layer and the interlayer insulating film, and a portion of the second metal layer on which the first metal layer is formed is masked to form an etch mask pattern. The second metal layer is etched using the etch mask pattern to form a second metal interconnection.
반도체 소자, 층간 절연막, 금속 배선, 콘택홀Semiconductor device, interlayer insulating film, metal wiring, contact hole
Description
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들이다.1A to 1D are process sectional views sequentially illustrating a method of forming a metal wiring in a semiconductor device according to a conventional technique.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들이다.2A to 2D are process cross-sectional views sequentially illustrating a method of forming a metal wiring in a semiconductor device according to an embodiment of the present invention.
<도면의 주요부분들에 대한 참조 부호들의 설명>DESCRIPTION OF THE REFERENCE NUMERALS TO THE MAIN SECTIONS OF THE DRAWINGS [
210 : 층간절연막 220: 제1 금속배선210: interlayer insulating film 220: first metal wiring
270 : 제2 금속배선 270: second metal wiring
본 발명은 반도체 소자의 형성방법 및 그에 따른 구조에 관한 것으로, 보다 상세하게는 반도체 소자에서의 하부 트랜지터 제조 공정이 완료된 후 금속 배선의 형성단계를 줄여 제조원가를 저감할 수 있는 반도체 소자에서의 금속 배선 형성방법 및 그에 따른 구조에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device and a structure thereof, and more particularly, to a method of forming a metal element in a semiconductor device capable of reducing a manufacturing cost by reducing a step of forming a metal wiring after a lower transistor- A wiring forming method and a structure therefor.
일반적으로, 반도체 소자에서의 금속 배선 재료로 알루미늄(Al) 또는 텅스텐 (W)이 많이 사용되었으나, 알루미늄 또는 텅스텐은 융점이 낮고, 비저항이 높아서 초고집적 반도체 소자에는 적합하지 않게 되었다. 따라서, 현재에는 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration; EM) 및 스트레스마이그레이션(stressmigration; SM) 등의 신뢰성이 우수한 구리(Cu)가 이용되고 있다. 금속 배선 재료로서 구리는 녹는점이 1080℃로서 비교적 높을 뿐만 아니라, 비저항은 1.7μΩ㎝로서 매우 낮은 장점이 있다.In general, aluminum (Al) or tungsten (W) is widely used as a metal wiring material in a semiconductor device, but aluminum or tungsten has a low melting point and a high specific resistance and is not suitable for a highly integrated semiconductor device. Therefore, at present, copper (Cu) having a low resistivity and excellent reliability such as electromigration (EM) and stress migration (SM) is used according to ultra-high integration of semiconductor devices. As a metal wiring material, copper has a melting point of 1080 DEG C, which is relatively high, and has a resistivity of 1.7 mu OMEGA cm, which is very low.
그러나, 반도체 소자의 검사를 실시하기 위해 노출되는 마지막 금속 배선은 프로빙(probing) 문제와 오염 문제 등으로 인하여 구리가 아닌 다른 금속으로 형성하여야 한다. However, the final metallization exposed to conduct inspection of semiconductor devices must be formed of a metal other than copper due to probing problems and contamination problems.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 종래의 기술을 간략히 살펴보면 다음과 같다. FIGS. 1A to 1D are process cross-sectional views sequentially illustrating a method of forming a metal interconnection in a semiconductor device according to a conventional technique, and a conventional technique will be briefly described below.
도 1a를 참조하면, 하부에 트랜지스터 및 다층의 금속 배선 공정이 형성된 기판 상에 층간 절연막(210)을 형성하고, 다마신 공정으로 구리 배선층(120)을 형성한다. Referring to FIG. 1A, an
이어서, 도 1b를 참조하면, 상기 구리 배선층(120)이 형성된 층간 절연막(110) 상에 추가 산화막(130)을 형성한 후, 포토레지스트를 도포하고 사진 공정을 진행하여 식각마스크 패턴(140)을 형성한다. 1B, an
이어서, 도 1c를 참조하면, 상기 식각마스크 패턴(140)을 이용하여 식각 공정을 진행함에 의해 상기 구리 배선층(120)과 연결되도록 추가 산화막 패턴(130)을 형성한 후, 기판 전면에 금속층(150)을 증착한다. 다음으로, 상기 금속층(150) 상에 포토레지스트를 도포하고 사진 공정을 진행하여 식각마스크 패턴(180)을 형성한다. Referring to FIG. 1C, an additional
이어서, 도 1d를 참조하면, 상기 식각마스크 패턴(180)을 이용하여 식각 공정을 진행하여 상기 금속층(150)을 식각함에 의해 구리층 상에 구리와 다른 재질의 금속층(150)을 형성한다. 1D, etching is performed using the
상술한 바와 같이, 종래의 기술에 따른 반도체 소자에서의 금속 배선 형성방법에 의하면, 초집적 반도체 소자의 검사를 실시하기 위하여 구리배선층 상에 별도의 금속층을 형성함에 있어 복잡한 공정을 진행하게 되기 때문에 반도체 소자의 제조원가가 상승하고, 복잡한 공정에 의하여 반도체 소자의 수율이 저감되는 문제가 발생된다.As described above, according to the method of forming a metal wiring in a semiconductor device according to the related art, a complicated process is performed in forming a separate metal layer on the copper wiring layer in order to inspect the semiconductor integrated device, There arises a problem that the manufacturing cost of the device is increased and the yield of semiconductor devices is reduced by a complicated process.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 소자에서의 금속 배선 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of forming a metal wiring in a semiconductor device which can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 초고집적 반도체 소자의 검사를 실시하기 위하여 구리배선층 상에 별도의 금속층을 형성함에 있어 금속 배선 형성방법을 간소화하여 제조원가를 낮추고, 수율을 증가시킬 수 있는 반도체 소자를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device capable of reducing the manufacturing cost and increasing the yield by forming a separate metal layer on the copper wiring layer in order to inspect ultra high density semiconductor devices .
상기의 목적을 달성하기 위하여, 본 발명의 하나의 특징에 따른 반도체 소자에서의 금속 배선 형성방법은, 하부의 기판과 전기적으로 연결되고, 상부가 외부로 노출되는 반도체 소자에서의 금속 배선을 형성하는 방법으로서, According to an aspect of the present invention, there is provided a method of forming a metal interconnection in a semiconductor device, the method comprising: forming a metal interconnection in a semiconductor device that is electrically connected to a lower substrate, As a method,
a) 하부의 기판과 전기적으로 절연되는 층간 절연막을 형성하는 단계;a) forming an interlayer insulating film electrically insulated from a lower substrate;
b) 상기 층간 절연막에 사진식각 공정을 진행하여 하부의 기판과 연결되고, 외부와 노출되는 콘택홀 및 배선라인을 형성하는 단계;b) forming a contact hole and a wiring line exposed to the outside by performing a photolithography process on the interlayer insulating film and connected to the lower substrate;
c) 상기 콘택홀 및 배선라인이 충진되도록 상기 층간 절연막을 포함하는 기판의 전면에 제1 금속층을 증착하는 단계;c) depositing a first metal layer on the entire surface of the substrate including the interlayer insulating film so that the contact holes and the wiring lines are filled;
d) 상기 층간 절연막이 노출되도록 제1 금속층에 평탄화하는 단계;d) planarizing the first metal layer to expose the interlayer dielectric layer;
e) 상기 제1 금속층 및 상기 층간 절연막 상부에 제2 금속층을 증착하는 단계; e) depositing a second metal layer over the first metal layer and the interlayer dielectric;
f) 상기 제2 금속층의 상부에 상기 제1 금속층이 형성된 부분이 마스킹되는 식각마스크 패턴을 형성하는 단계; 및f) forming an etch mask pattern in which a portion of the second metal layer on which the first metal layer is formed is masked; And
g) 상기 식각마스크 패턴을 이용하여 상기 제2 금속층에 식각하여 제2 금속 배선을 형성하는 단계를 포함한다.g) etching the second metal layer using the etch mask pattern to form a second metal interconnection.
본 발명의 다른 특징에 따른 반도체 소자에서의 금속 배선 형성방법은, 층간 절연막으로 둘러싸이고, 하부는 기판과 연결되며, 상부는 외부로 노출되는 콘택홀 및 배선라인이 형성된 반도체 소자에서의 금속 배선 형성방법으로서,According to another aspect of the present invention, there is provided a method of forming a metal wiring in a semiconductor device, the method comprising: forming a metal wiring in a semiconductor device formed with a contact hole and a wiring line, the space being surrounded by an interlayer insulating film, As a method,
a) 상기 콘택홀 및 배선라인이 충분히 충진되도록 상기 기판 전면에 제1 금속층을 형성하는 단계;a) forming a first metal layer on the entire surface of the substrate so that the contact holes and the wiring lines are sufficiently filled;
b) 상기 층간 절연막이 노출되도록 상기 제1 금속층에 평탄화 공정을 진행하는 단계;b) planarizing the first metal layer to expose the interlayer dielectric layer;
c) 상기 제1 금속층 및 상기 층간 절연막의 상부에 제2 금속층을 형성하는 단계; c) forming a second metal layer on the first metal layer and the interlayer insulating layer;
d) 상기 제2 금속층의 상부에 포토레지스터를 도포한 후, 사진 공정을 진행하여 상기 제1 금속층이 형성된 부분을 마스킹하는 식각마스크 패턴을 형성하는 단계; 및d) forming an etch mask pattern for masking a portion of the second metal layer on which the first metal layer is formed by applying a photoresist to an upper portion of the second metal layer; And
e) 상기 식각마스크 패턴을 이용하여 상기 층간 절연막을 식각 정지막으로 제2 금속층을 식각하여 제2 금속배선을 형성하는 단계를 포함한다.and e) etching the second metal layer with the etching stopper film to form the second metal interconnection using the etching mask pattern.
본 발명의 또 다른 특징에 따른 반도체 소자는, 층간 절연막으로 둘러싸이고, 하부는 기판과 전기적으로 연결되고, 상부는 외부로 노출되도록 형성되는 금속 배선 구조를 갖는 반도체 소자로서,A semiconductor device according to another aspect of the present invention is a semiconductor device having a metal interconnection structure surrounded by an interlayer insulating film, a lower portion electrically connected to a substrate, and an upper portion exposed to the outside,
상기 금속 배선 구조는 제1 및 제2 금속 배선층이 서로 다른 재질로 형성되고,Wherein the first and second metal wiring layers are formed of different materials,
상기 제1 금속 배선층은 하부의 기판과 전기적으로 연결되고, 상부가 하부의 길이보다 넓게 형성되며, 상기 층간 절연막의 상부와 동일선상에 위치하도록 형성되며, Wherein the first metal interconnection layer is electrically connected to the lower substrate, the upper portion of the first metal interconnection layer is formed to be wider than the lower portion,
상기 제2 금속 배선층은 상기 제1 금속 배선층의 상부에 형성되고, 상기 제1 금속층의 상부와 동일한 길이를 갖도록 형성된다.The second metal interconnection layer is formed on the first metal interconnection layer and is formed to have the same length as the upper portion of the first metal layer.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없 이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the description of various embodiments is intended to illustrate and not limit the scope of the present invention to those skilled in the art without departing from the scope of the present invention, The present invention should not be construed as limiting the scope of the present invention.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 첨부된 도 2a 내지 도 2d를 참조하여 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선 형성방법을 구체적으로 살펴보면 다음과 같다. FIGS. 2A to 2D are process cross-sectional views sequentially illustrating a method of forming a metal wiring in a semiconductor device according to an embodiment of the present invention. Referring to FIGS. 2A to 2D, The method of forming the metal wiring of the present invention will be described in detail as follows.
먼저, 도 2a를 참조하면, 하부에 트랜지스터 및 다층의 금속 배선이 형성된 반도체 기판 상에 하부와 전기적으로 절연하는 층간 절연막(210)을 형성한다. 이어서, 싱글 다마신 공정 또는 듀얼 다마신 공정으로 층간 절연막의 일부분을 식각하여 비아 콘택홀(via contact hole) 및 트랜치(trench)로 이루어진 다마신 패턴(damascene pattern)을 형성한 후, 다마신 패턴이 충분히 충진되도록 제1 금속층을 증착한다. 이어서, 상기 제1 금속층에 상기 층간 절연막이 노출될 때까지 평탄화 공정을 진행하여 제1 금속층(220)의 상부가 노출되도록 연마한다. 2A, an interlayer
제1 금속층(220)은 비저항은 낮고 일렉트로마이그레이션 및 스트레스마이그레이션 등의 신뢰성이 우수한 구리 재질을 사용하여 형성할 수 있다.The
상기 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등을 사용하여 진행되며, 층간 절연막(210)을 연마 정지막으로 이용하여 제1 금속의 연마율이 높고, 상대적으로 층간 절연막의 연마율이 낮도록 선택비를 조절하여 선택적으로 연마한다. 상기 평탄화 공정은 제1 금속층(220)의 상부와 층간 절연막(210)의 상부가 동일선상에 위치하도록 평탄화 공정이 조절된다. The planarization process is performed using a chemical mechanical polishing (CMP) process or an etch-back process, and the polishing rate of the first metal is high by using the
본 발명의 실시예에서는 도면에 도시하지 아니하였으나, 층간 절연막(210) 상에 확산 장벽층이 형성될 수 있으며, 이 경우에는 확산 장벽층이 연마 정지막으로서의 역할을 담당한다. Although not shown in the drawings, a diffusion barrier layer may be formed on the
이어서, 도 2b를 참조하면, 층간 절연막 및 제1 금속층의 상부에 일정 두께의 제2 금속층(270)을 증착한다. Next, referring to FIG. 2B, a
제2 금속층(270)은 제1 금속층(220)과 다른 재질의 금속 재질로 형성되며, 프로빙 문제 및 오염 문제 등을 고려하여 알루니늄 또는 텅스텐 재질로 형성될 수 있다. The
이어서, 도 2c를 참조하면, 상기 제2 금속층(270) 상에 포토레지스터를 도포한 후, 사진 공정을 진행하여 제1 금속층이 형성된 부분이 마스킹되는 식각마스크 패턴(280)을 형성한다. Referring to FIG. 2C, a photoresist is coated on the
이어서, 도 2d를 참조하면, 식각마스크 패턴(280)을 이용하여 상기 층간 절연막을 식각 정지막으로 제2 금속층에 식각 공정을 진행함에 의해 제2 금속배선(270)이 형성된다. Referring to FIG. 2D, the
따라서, 층간 절연막(210)으로 둘러싸이는 다마신 패턴에 하부와 전기적으로 연결되는 제1 금속층(220)이 형성되고, 제1 금속층(220)의 상부에는 제1 금속층의 상부의 길이와 동일한 길이를 갖고 외부로 노출되는 제2 금속층(270)이 형성된 모습이 보여진다. 그리고, 제2 금속층(270)의 상부는 층간 절연막(210)의 상부와 동일선상에 위치된다.A
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선 형성방법 및 그에 따른 구조에 의하면, 다마신 패턴에 금속 배선을 형성함에 있어 간단하게 제1 금속층과 상기 제1 금속층과 다른 재질의 제2 금속층으로 형성된 이중 구조의 금속 배선을 형성할 수 있다. As described above, according to the metal wiring forming method and the structure thereof in the semiconductor device according to the embodiment of the present invention, in forming the metal wiring in the damascene pattern, the first metal layer and the material different from the first metal layer The second metal layer of the second metal layer can be formed.
따라서, 반도체 소자의 검사에 있어서 프로빙 문제 및 오염 문제를 해결할 수 있는 것은 물론, 반도체 소자의 제조원가를 낮추고 반도체 수율을 높일 수 있는 특징이 본 발명에서 나타난다.Therefore, not only the probing problem and the contamination problem in the inspection of the semiconductor device can be solved, but also the feature that the manufacturing cost of the semiconductor device can be lowered and the semiconductor yield can be increased is shown in the present invention.
본 발명의 실시예에 따른 반도체 소자에서의 금속 배선 형성방법 및 그에 따른 구조는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.The method of forming a metal wiring in a semiconductor device according to an embodiment of the present invention and the structure therefor are not limited to the above-described embodiments, and various designs and applications can be made without departing from the basic principles of the present invention. Will be apparent to those skilled in the art.
상술한 바와 같이, 본 발명은 다마신 패턴에 금속 배선을 형성함에 있어 간단하게 제1 금속층과 상기 제1 금속층과 다른 재질의 제2 금속층으로 형성된 이중 구조의 금속 배선을 형성하는 효과를 갖는다. As described above, the present invention has an effect of forming a metal wiring of a double structure formed of a first metal layer and a second metal layer of a material different from that of the first metal layer in forming a metal wiring in a damascene pattern.
또한, 본 발명은 반도체 소자의 검사에 있어서 프로빙 문제 및 오염 문제를 해결할 수 있는 것은 물론, 반도체 소자의 제조원가를 낮추고 반도체 수율을 높이는 효과를 갖는다. Further, the present invention not only solves the probing problem and the contamination problem in the inspection of the semiconductor device, but also has the effect of lowering the manufacturing cost of the semiconductor element and increasing the semiconductor yield.
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