KR100642903B1 - Forming method of gate electrode in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 더 상세하게는 반도체 소자의 게이트 전극의 형성에 있어서 게이트 산화막의 과도식각시 질소가스를 첨가하여 진행하는 방법에 의하여 폴리 실리콘의 식각과정에서 발생하는 나칭(Notching) 현상을 억제하고 고선택비(High Selectivity)를 갖는 건식식각을 구현하기 위한 방법에 관한 것이다. 본 발명에 의하여 반도체 소자의 실리콘 게이트 전극의 건식식각을 진행함에 따라 게이트 전극의 측벽에서 발생하는 나칭(Notching)현상을 방지할 수 있고, 폴리실리콘과 게이트 산화막 사이에 높은 식각비를 구현할 수 있을 뿐만 아니라 게이트 전극의 단면 형상을 조절할 수 있다. The present invention relates to a method of forming a gate electrode of a semiconductor device, and more particularly, in the formation of a gate electrode of a semiconductor device, a method of forming a gate electrode of the semiconductor device may be performed by adding nitrogen gas during the transient etching of the gate oxide layer. The present invention relates to a method for suppressing a notching phenomenon and implementing dry etching having high selectivity. According to the present invention, as the dry etching of the silicon gate electrode of the semiconductor device proceeds, notching occurring in the sidewall of the gate electrode can be prevented, and a high etching ratio can be realized between the polysilicon and the gate oxide layer. Instead, the cross-sectional shape of the gate electrode can be adjusted.
Description
하기 도 1은 HBr 가스에 의한 나칭(Notching)현상을 보여주는 사진,1 is a photograph showing a notching phenomenon due to HBr gas,
하기 도 2 및 도 3 은 종래의 열산화막 성장에 의한 필드 산화막 사용시와 트랜치 분리 기술에 의한 경우의 폴리실리콘 증착후의 경계면의 높이를 나타내는 도면,2 and 3 are views showing the height of the interface after polysilicon deposition when using a field oxide film by conventional thermal oxide growth and when using a trench isolation technique,
하기 도 4 는 본 발명에 따라 질소가스를 첨가한 경우의 플라즈마 중의 탄소밀도의 변화를 보여주는 그래프,4 is a graph showing changes in carbon density in plasma when nitrogen gas is added according to the present invention;
하기 도 5 는 본 발명에 따라 질소가스를 첨가하여 식각을 진행한 경우의 나칭(Notching)현상이 방지된 사진을 각각 나타낸다. 5 shows photographs in which no-ching phenomenon is prevented when etching is performed by adding nitrogen gas according to the present invention.
♠ 도면의 주요 부분의 부호에 대한 설명 ♠ ♠ Explanation of the signs of the main parts of the drawing ♠
101: 반도체 기판 102: 필드 산화막(FIELD OXIDE)101: semiconductor substrate 102: field oxide film (FIELD OXIDE)
103: 제 1 폴리실리콘103: first polysilicon
104: 폴리실리콘 증착후의 식각해야할 경계면의 높이104: height of interface to be etched after polysilicon deposition
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 더 상세하게는 반도체 소자의 게이트 전극의 형성에 있어서 게이트 산화막의 과도식각시 질소가스를 첨가하여 진행하는 방법에 의하여 폴리 실리콘의 식각과정에서 발생하는 나칭(Notching) 현상을 억제하고 고선택비(High Selectivity)를 갖는 건식식각을 구현하기 위한 방법에 관한 것이다. The present invention relates to a method of forming a gate electrode of a semiconductor device, and more particularly, in the formation of a gate electrode of a semiconductor device, a method of forming a gate electrode of the semiconductor device may be performed by adding nitrogen gas during the transient etching of the gate oxide layer. The present invention relates to a method for suppressing a notching phenomenon and implementing dry etching having high selectivity.
최근 반도체 소자의 고집적화 추세로 게이트 전극의 선폭은 0.18㎛이하로 낮아지고 게이트 산화막 또한 얇아져 35Å이하의 두께로 되고 있다. 이와 같이 게이트 산화막이 얇아짐에 따라 폴리 실리콘으로 이루어진 게이트 전극의 건식식각시 폴리 실리콘의 하부막인 게이트 산화막에 대한 선택비는 100:1 이상의 높은 값이 요구되고 있는 실정이다. Recently, due to the high integration of semiconductor devices, the line width of the gate electrode is lowered to 0.18 µm or less, and the gate oxide film is also thinned to become 35 µm or less. As the gate oxide film becomes thinner as described above, the selectivity of the gate oxide film, which is a lower film of polysilicon, during dry etching of the gate electrode made of polysilicon is high.
한편, 반도체 제조공정에 있어서 패턴의 전사방법으로 사용되는 건식식각 공정은 점차로 발전되어 최근에는 고밀도 플라즈마(High Density Plasma)식각 방법이 이용되고 있다. 고밀도 플라즈마(High Density Plasma)식각방법은 그 특성상 비등방성 형상, 낮은 불순물 입자밀도 등 여러가지 우수한 장점을 가지고 있으나, 높은 전자밀도에 따른 나칭(notching) 현상이 그 단점으로 지적되고 있다. On the other hand, the dry etching process used as a pattern transfer method in the semiconductor manufacturing process has been gradually developed, and recently, a high density plasma (High Density Plasma) etching method has been used. High Density Plasma etching method has various advantages such as anisotropic shape and low impurity particle density, but the notching phenomenon due to high electron density is pointed out as a disadvantage.
나칭(notching) 현상이란 게이트 전극 하부 부분이 측면으로 식각되는 현상을 일컫는 것으로 소자의 동작에 치명적인 영향을 미친다. 특히, 폴리 실리콘과 게 이트 산화막 사이의 선택비를 증가 시키기 위하여 HBr 가스를 사용하게 되면 무거운 브롬이온에 의하여 이러한 나칭(notching) 현상이 일어나는 특징을 가지고 있다. 그러므로 고선택비(High Selectivity)의 장점에도 불구하고 HBr 가스를 사용하지 못하고 있는 실정이다. 첨부한 하기 도 1 에서는 HBr가스를 사용한 경우에 발생된 나칭현상을 보여주고 있다. The notching phenomenon refers to a phenomenon in which the lower portion of the gate electrode is etched laterally and has a fatal effect on the operation of the device. In particular, when HBr gas is used to increase the selectivity between polysilicon and the gate oxide film, such a notching phenomenon is caused by heavy bromine ions. Therefore, despite the advantages of high selectivity (High Selectivity), the situation is not using HBr gas. The accompanying Figure 1 shows the naming phenomenon generated when using the HBr gas.
특히, 최근 적용되고 있는 트랜치 분리 기술을 이용할 때에는 필드 산화막과 활성영역(active region)의 경계면이 수직의 형상으로 되기 때문에 실질적으로 식각하여야 하는 실리콘이 많아져 보다 많은 과도 식각이 필요하게 되었다. In particular, when the trench isolation technique is applied recently, since the interface between the field oxide layer and the active region becomes vertical, more silicon is required to be etched and more transient etching is required.
첨부한 하기 도 2 는 종래의 열 산화막 성장에 의한 필드 산화막의 형성시 폴리 실리콘의 증착 후 경계면의 높이를 나타내고, 하기 도 3 은 트랜치 분리기술의 이용시 폴리 실리콘의 증착 후 경계면의 높이를 나타낸다. 도 2 와 도 3 의 비교에 의해 식각되어야 하는 실리콘의 양을 쉽게 비교할 수 있다. 하지만 장시간의 과도식각이 진행됨에 따라 상기 나칭(Notching), 언더컷팅(Undercutting)등 형상의 왜곡이 일어날 뿐만 아니라 게이트 전극의 선폭이 감소되는 단점을 수반하게 된다. 2 shows the height of the interface after deposition of polysilicon when the field oxide film is formed by conventional thermal oxide growth, and FIG. 3 shows the height of the interface after deposition of polysilicon when the trench isolation technique is used. The amount of silicon to be etched can be easily compared by comparison between FIG. 2 and FIG. 3. However, as the excessive etching is performed for a long time, not only distortion of the shape such as notching and undercutting occurs, but also a disadvantage in that the line width of the gate electrode is reduced.
따라서 폴리실리콘과 게이트 산화막 사이의 높은 선택비를 유지하면서 동시에 이미 식각된 게이트 전극의 측벽을 보호할 수 있는 공정 방식을 개발할 필요성이 있으며, 나아가서 게이트 전극의 선폭 및 패터닝된 게이트전극의 단면 형상을 자유롭게 조절할 수 있는 공정 방식을 개발할 필요성 또한 절실하여 이에 대한 연구가 활발히 진행되고 있으나 뚜렷한 해결방법이 없는 실정이었다. Therefore, there is a need to develop a process method that can protect the sidewall of the gate electrode that is already etched while maintaining a high selectivity between the polysilicon and the gate oxide film. Furthermore, the line width of the gate electrode and the cross-sectional shape of the patterned gate electrode can be freely The necessity of developing a controllable process method is also urgent, and research is being actively conducted, but there is no clear solution.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 전극 형성에 있어서 게이트 전극의 측벽을 보호하고 게이트 산화막에 대한 선택비를 증가시키며 단면 형상의 왜곡이 없도록 하는 게이트 전극의 형성방법을 제공하는 데에 있다.
Accordingly, an aspect of the present invention is to provide a method of forming a gate electrode that protects sidewalls of the gate electrode, increases the selectivity for the gate oxide layer, and prevents distortion of the cross-sectional shape in forming the gate electrode of the semiconductor device. have.
상기한 기술적 과제를 해결하기 위하여 본 발명은 반도체 소자의 게이트 전극의 형성 방법에 있어서 질소가스를 첨가하여 게이트 전극의 식각을 진행하는 것을 특징으로 하는 게이트 전극의 형성방법을 제공한다.In order to solve the above technical problem, the present invention provides a method of forming a gate electrode, wherein the gate electrode is etched by adding nitrogen gas in the method of forming a gate electrode of a semiconductor device.
식각을 진행할 때 활성화된 " Cl2 + X(X = HBr, O2 등) " 플라즈마에 미량의 질소가스를 첨가하면 플라즈마 중에 존재하는 성분들의 조성이 급격하게 변화한다. 특히 패터닝된 감광막에서 식각되어 나와 활성화된 탄소 성분들이 재결합 및 고분자화를 촉발하기 때문에 질소가스의 첨가는 플라즈마 중의 활성화된 탄소 밀도는 낮추고 대신 식각이 진행중인 패턴의 측벽 또는 바닥에 폴리머의 증착을 촉발하는 효과가 있다. 하기 도 4 에서는 질소가스의 첨가에 따라 플라즈마 중의 탄소밀도가 변화를 나타내는 그래프이다. 질소가스의 첨가량이 증가할수록 감광막의 식각 속도에는 거의 변화가 없는 반면, 즉 플라즈마에 공급되는 탄소성분의 양은 일정한 반 면 플라즈마 중에 활성화된 탄소의 밀도는 감소함을 알 수 있다. When etching is added to the activated "Cl 2 + X (X = HBr, O 2, etc.) plasma, a small amount of nitrogen gas changes the composition of the components present in the plasma. In particular, since the activated carbon components etched out of the patterned photoresist trigger recombination and polymerisation, the addition of nitrogen gas lowers the activated carbon density in the plasma and instead triggers the deposition of polymer on the sidewall or bottom of the pattern where the etching is in progress. It works. 4 is a graph showing a change in carbon density in the plasma with the addition of nitrogen gas. As the amount of added nitrogen gas increases, the etching rate of the photoresist film hardly changes, that is, the amount of carbon component supplied to the plasma is constant, whereas the density of activated carbon in the plasma decreases.
따라서 이미 패터닝된 게이트의 전극의 측벽에 증착된 폴리머는 활성화된 플라즈마가 측벽을 훼손하는 것을 막아주는 보호막 역할을 수행하기 때문에 기존의 공정에서 문제가 되는 나칭(Notching)이나 언더컷팅(Undercutting)과 같은 단면 형상의 왜곡이 발생하지 않게 되는 것이다. Therefore, the polymer deposited on the sidewall of the electrode of the patterned gate serves as a protective film to prevent the activated plasma from damaging the sidewall, which is a problem in the conventional process, such as notching or undercutting. The distortion of the cross-sectional shape does not occur.
또한 플라즈마 내부에 활성화된 탄소는 주성분인 SiO2-δ는 게이트 전극 식각의 주 성분인 Cl 또는 Cl2 에 의해 거의 식각되지 않는다. 그러나 플라즈마 중에 활성화된 탄소 성분이 많이 존재하면, In addition, activated carbon inside the plasma, SiO 2 δ, which is a main component, is hardly etched by Cl or Cl 2 , which is a main component of the gate electrode etching. However, if there is a lot of activated carbon in the plasma,
mSiO2-δ + Cn * --> nCO2 or nCO + mSimSiO 2-δ + C n * -> nCO 2 or nCO + mSi
과 같은 반응에 의해 게이트 산화막을 Cl 또는 Cl2 에 의해 쉽게 식각이 되도록 바꾸어 놓기 때문에 결국 폴리 실리콘과 게이트 산화막 사이의 식각비가 낮아지게 된다. 과도 식각과정에서 N2 가 첨가되면 플라즈마 중에 활성화된 탄소밀도가 떨어지며 또한 게이트 산화막에 보호막 폴리머가 두껍게 증착되기 때문에 게이트 산화막에 대한 보호가 이중으로 이루어진다. 따라서 질소가스를 첨가함으로써 과도 식각과정에서 폴리 실리콘과 게이트 산화막 사이에 높은 식각비를 구현할 수 있다. Since the gate oxide is changed to be easily etched by Cl or Cl 2 by the reaction as described above, the etch ratio between the polysilicon and the gate oxide is lowered. When N 2 is added in the transient etching process, the activated carbon density decreases in the plasma, and since the protective polymer is deposited thickly on the gate oxide layer, the gate oxide layer is protected twice. Therefore, by adding nitrogen gas, a high etching ratio can be realized between the polysilicon and the gate oxide layer during the transient etching process.
상기한 바와 같이 본 발명에 따라 진행하여 게이트 전극을 형성하는 경우 이를 작용별로 구분하여 설명하면 다음과 같다.As described above, in the case of forming the gate electrode by proceeding according to the present invention, it will be described by dividing them by action.
(1) 게이트 전극의 측벽에서 발생하는 나칭(Notchig)을 방지하는 작용(1) Action to prevent Notchig occurring on the sidewall of the gate electrode
과도 식각시 기존의 공정방식에서 사용하던 가스 " Cl2 + X(X = HBr, O2 등)"에 N2 가스를 적당량 첨가하여 진행하면, 상기 기술한 원리에 의하여 나칭을 방지할 수 있다. 하기 도 5 에서는 본 발명에 따라 질소가스를 첨가하여 진행한 결과 나칭현상이 방지된 사진을 보여주고 있다. When excessive etching is carried out by adding an appropriate amount of N 2 gas to the gas "Cl 2 + X (X = HBr, O 2, etc.) used in the conventional process method, it is possible to prevent naching by the above-described principle. In Figure 5 shows the result of the progress of the addition of nitrogen gas in accordance with the present invention prevents naching phenomenon.
(2) 폴리 실리콘과 게이트 산화막 사이에 높은 식각비(High Selectivity)를 구현하는 작용(2) A high etch ratio between polysilicon and gate oxide
과도 식각시 기존의 공정방식에서 채용하던 가스 'Cl2 + X(X = HBr, O2 등)'에 N2 가스를 적당량 첨가한다. 이와 같이 하면, 상기 기술한 원리에 의하여 높은 식각비를 구현할 수 있게 된다. 폴리 실리콘과 게이트 산화막 사이에 높은 식각비를 구현할 수 있도록 하는 또 하나의 방법은 게이트 산화막의 상층부 또는 전부에 질화성 산화막을 채용한 후 과도 식각과정에서 질소가스를 첨가하는 것을 들 수 있다. 이와 같이 하면 주어진 조건 하에서는 질소가스의 부분압력을 가급적 일정하게 유지하려는 자유기체의 성질 때문에 질화성 산화막(NxOy)의 식각이 최대한 억제되고 결국 높은 식각비를 구현할 수 있게 된다. When excessive etching, N 2 gas is added to the gas 'Cl 2 + X (X = HBr, O 2, etc.)' used in the conventional process method. In this way, a high etching ratio can be realized by the above-described principle. Another method to realize a high etching ratio between the polysilicon and the gate oxide film is to employ a nitriding oxide film on the upper portion or all of the gate oxide film, and then add nitrogen gas during the transient etching process. In this case, the etching of the nitriding oxide film (N x O y ) is suppressed to the maximum due to the nature of the free gas to keep the partial pressure of nitrogen gas under the given conditions as much as possible, thereby achieving a high etching ratio.
(3) 게이트 전극의 단면 형상을 조절하는 작용(3) the function of adjusting the cross-sectional shape of the gate electrode
게이트 전극식각시 발생하는 또다른 문제점은 식각이 완료된 게이트 전극의 단면 형상에서 음성-경사(negative-slope)가 발생한다는 점이다. 특히 최근에 점차로 일반화되고 있는 트랜치 분리 기술을 적용할 경우에는 과도 식각을 많이 해야 하는데 이 경우 게이트 산화막의 바닥에서 반사된 식각 성분들(echants)들이 기 패터닝된 게이트 전극의 측벽을 역방향으로 공격하게 되기 때문에 음성-경사(negative-slope)가 발생할 가능성이 높다. 이와 같은 음성-경사(negative-slope)가 발생하였을 때의 해결책으로는 주 식각(main etch)과정에서 N2 가스를 적당량 첨가해 주는 방법을 들 수 있다. 주 식각과정에서 질소가스를 첨가하면 상기에서 기술한 바와 같이 이미 패터닝된 게이트 전극의 측벽에 보호막 폴리머의 증착이 유발되기 때문에 반사된 식각 성분들에 의한 역방향 공격을 막을 수 있다. 뿐만 아니라 주 식각과정에서 N2 가스의 첨가량을 조금 더 늘려 줌으로써 양성-경사(positive-slope)를 발생시킨 후에 과도 식각과정에서 발생하는 음성-경사(negative-slope)와 서로 상쇄되도록 함으로써 결과적으로 완벽한 수직의 단면 형상을 갖는 게이트 전극을 형성할 수도 있다. Another problem that occurs during gate electrode etching is that negative-slope occurs in the cross-sectional shape of the gate electrode after the etching is completed. In particular, in the case of applying the trench isolation technique which is becoming more and more common recently, excessive etching is required. In this case, the etchants reflected from the bottom of the gate oxide layer attack the sidewall of the patterned gate electrode in the reverse direction. As a result, negative-slope is likely to occur. As a solution when such negative-slope occurs, a method of adding an appropriate amount of N 2 gas in the main etch process may be mentioned. The addition of nitrogen gas in the main etching process prevents the reverse attack by the reflected etching components since the deposition of the protective polymer on the sidewall of the gate electrode already patterned as described above. In addition, by adding a little more N 2 gas in the main etching process, positive-slope is generated and then canceled with the negative-slope in the transient etching process. It is also possible to form a gate electrode having a vertical cross-sectional shape.
본 발명에서 제시한 게이트 전극의 식각방법은 인(P), 비소(As), 붕소(B)등이 도펀트로 도핑되거나 도핑되지 않은 폴리 실리콘의 건식식각 뿐만아니라, 폴리 실리콘 및 실리사이드의 복합구조의 게이트 전극 형성, 자기 정합 실리사이드 게이 트 전극의 형성 등등 실리콘 함유 전극에는 모두 응용이 가능하다. 특히 형상왜곡 현상에 대해 질소 가스를 이용해 보호막을 형성하는 건식식각의 모든 방법에 적용될 수 있다. 또한 본 발명은 N2O 가스등의 질소 함유가스를 사용하여 상기와 동일한 소정의 목적을 달성하는 공정에 모두 사용될 수 있다. The etching method of the gate electrode proposed in the present invention is not only a dry etching of polysilicon doped or doped with phosphorus (P), arsenic (As), boron (B), etc., but also a composite structure of polysilicon and silicide Application is possible for silicon-containing electrodes such as gate electrode formation, self-aligned silicide gate electrode formation, and the like. In particular, it can be applied to all methods of dry etching to form a protective film using nitrogen gas for the shape distortion phenomenon. In addition, the present invention can be used both in the process of achieving the same predetermined purpose as described above using a nitrogen-containing gas such as N 2 O gas.
상기한 바와 같이 본 발명에 의하여 반도체 소자의 실리콘 게이트 전극의 건식식각을 진행함에 따라 게이트 전극의 측벽에서 발생하는 나칭(Notching)현상을 방지할 수 있고, 폴리실리콘과 게이트 산화막 사이에 높은 식각비를 구현할 수 있을 뿐만 아니라 게이트 전극의 단면 형상을 조절할 수 있다. As described above, according to the present invention, as a result of the dry etching of the silicon gate electrode of the semiconductor device, it is possible to prevent the notching phenomenon occurring in the sidewall of the gate electrode, and to provide a high etching ratio between the polysilicon and the gate oxide layer. Not only can be implemented, but the cross-sectional shape of the gate electrode can be adjusted.
즉, 기존의 가스 사용시의 단점을 극복하고 단면 형상의 왜곡이 없는 게이트 전극을 제조할 수 있을 뿐만 아니라, 폴리 실리콘의 게이트 산화막에 대한 선택비를 증가시킬 수 있어 초박막 게이트 산화막을 채용하는 차세대 반도체 게이트 전극을 용이하게 제조할 수 있다. In other words, it is possible to manufacture a gate electrode without distortion of the cross-sectional shape and to overcome the disadvantages of the existing gas, and to increase the selectivity of the gate oxide of polysilicon, thereby increasing the selectivity of the gate oxide. The electrode can be easily manufactured.
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-
1999
- 1999-10-20 KR KR1019990045636A patent/KR100642903B1/en active IP Right Grant
Patent Citations (2)
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| KR980005875A (en) * | 1996-06-10 | 1998-03-30 | 김광호 | Gate forming method of MOS transistor |
| KR19990061071A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Manufacturing method of semiconductor device |
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