KR100642391B1 - 반도체소자 제조를 위한 화학적기계적연마 방법 - Google Patents

반도체소자 제조를 위한 화학적기계적연마 방법 Download PDF

Info

Publication number
KR100642391B1
KR100642391B1 KR1020050028293A KR20050028293A KR100642391B1 KR 100642391 B1 KR100642391 B1 KR 100642391B1 KR 1020050028293 A KR1020050028293 A KR 1020050028293A KR 20050028293 A KR20050028293 A KR 20050028293A KR 100642391 B1 KR100642391 B1 KR 100642391B1
Authority
KR
South Korea
Prior art keywords
region
removal rate
wafer
chemical mechanical
mechanical polishing
Prior art date
Application number
KR1020050028293A
Other languages
English (en)
Other versions
KR20060105855A (ko
Inventor
최용수
이원모
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050028293A priority Critical patent/KR100642391B1/ko
Priority to US11/268,961 priority patent/US7265054B2/en
Publication of KR20060105855A publication Critical patent/KR20060105855A/ko
Application granted granted Critical
Publication of KR100642391B1 publication Critical patent/KR100642391B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
    • E03C1/12—Plumbing installations for waste water; Basins or fountains connected thereto; Sinks
    • E03C1/122—Pipe-line systems for waste water in building
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C2201/00—Details, devices or methods not otherwise provided for
    • E03C2201/60—Reducing noise in plumbing systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structural Engineering (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Hydrology & Water Resources (AREA)
  • Public Health (AREA)
  • Water Supply & Treatment (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명의 반도체소자 제조를 위한 화학적기계적연마(CMP) 방법은, 평탄화하고자 하는 대상막질을 갖는 웨이퍼를 적어도 2개 이상의 복수개의 영역들로 구분하여 서로 다른 농도의 도펀트들을 주입하는 불균일 이온주입(partial implant)을 수행하는 단계와, 그리고 불균일 이온주입된 웨이퍼에 대해 화학적기계적연마 공정을 수행하는 단계를 포함한다. 본 발명에 따르면 불균일 이온주입에 의해 다른 농도로 주입된 도펀트들에 의해 화학적기계적연마공정에서의 제거율의 불균일성이 상쇄되어 균일한 제거율로 대상막질에 대한 연마를 수행할 수 있다.
화학적기계적연마(CMP), 제거율, 불균일 이온주입(partial implant)

Description

반도체소자 제조를 위한 화학적기계적연마 방법{Chemical mechanical polishing method for manufacturing a semiconductor device}
도 1은 일반적인 화학적기계적연마 방법에서 웨이퍼의 위치에 따른 제거량의 분포를 설명하기 위하여 나타내 보인 도면이다.
도 2는 종래의 화학적기계적연마 방법을 적용한 경우에서의 웨이퍼에서의 칩의 상태분포를 나타내 보인 도면이다.
도 3은 본 발명에 따른 화학적기계적연마 방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 4는 도 3의 플로챠트의 불균일 이온주입 단계를 설명하기 위하여 나타내 보인 평면도이다.
도 5a 및 도 5b는 도 3의 플로챠트의 불균일 이온주입 단계의 일 예를 설명하기 위하여 나타내보인 도면들이다.
도 6a 및 도 6b는 도 3의 플로챠트의 불균일 이온주입 단계의 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
도 7a 및 도 7b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
도 8a 및 도 8b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
도 9a 및 도 9b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
도 10a 및 도 10b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
도 11a 및 도 11b는 도 3의 플로챠트의 연마 단계에서의 도펀트 종류에 따른 제거율을 나타내 보인 표 및 그래프이다.
도 12는 도 3의 플로챠트의 연마 단계에서의 여러 도펀트들에 대한 웨이퍼깊이에 따른 제거율의 변화를 나타내 보인 그래프이다.
도 13은 도 3의 플로챠트의 연마 단계에서의 웨이퍼깊이에 따른 보론농도의 변화 및 제거율의 변화를 나타내 보인 그래프이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자 제조를 위한 화학적기계적연마 방법에 관한 것이다.
최근 반도체소자의 집적도가 증가하고, 다양한 물질들이 도입되면서 평탄화공정에 대한 중요성이 점점 커지고 있다. 이와 같은 평탄화공정 중 기계적인 연마(polishing)방식은 가공변질층을 유발하여 결함의 원인이 되며, 화학적인 연마방식은 변질층을 유발하지는 않지만 정밀한 평탄도를 얻을 수 없다는 한계를 갖고 있 다. 따라서 이 두 가지 방식의 장점을 접목한 화학적기계적연마(CMP; Chemical Mechanical Polishing)방식이 주로 사용되고 있다.
이와 같은 화학적기계적연마방식에 있어서, 연마대상막질을 갖는 웨이퍼는 패드와 슬러리에 의해 연마된다. 패드가 부착되는 연마테이블은 회전운동을 하고, 헤드부는 회전운동과 요동운동을 동시에 행하며 일정한 압력을 웨이퍼에 가한다. 웨이퍼는 표면장력 또는 진공에 의해 헤드부에 장착된다. 헤드부의 자체 하중과 인가되는 가압력에 의해 웨이퍼 표면과 패드는 접촉하게 되고, 이 접촉면 사이의 미세한 틈, 즉 패드의 기공부분에 슬러리가 유동을 한다. 이에 따라 슬러리를 구성하는 연마입자와 패드의 표면돌기들에 의해 기계적인 제거작용이 이루어지며, 동시에 슬러리 내의 화학성분에 의해 화학적인 제거도 함께 이루어진다.
그런데 이와 같은 화학적기계적연마방식을 이용한 평탄화공정을 진행하는 경우에 있어서, 제거되는 막질의 비율인 제거율이 웨이퍼의 위치에 따라 균일하지 않다는 문제가 있다. 예컨대 폴리실리콘막을 일정 두께만큼 제거하여 평탄화하거나 또는 폴리실리콘막 하부의 막질이 노출될 때까지 평탄화공정을 수행하는 경우, 웨이퍼의 위치에 따라 폴리실리콘막의 제거율이 다르게 나타나고 있다. 따라서 기존의 제거량을 넘은 과도연마(over polishing)를 유발하고, 이 과도연마에 의해 후속공정에서의 여러 가지 문제점이 발생할 수 있다.
도 1은 일반적인 화학적기계적연마 방법에서 웨이퍼의 위치에 따른 제거량의 분포를 설명하기 위하여 나타내 보인 도면이다.
도 1에 나타낸 바와 같이, 폴리실리콘막에 대한 화학적기계적연마 공정을 수 행한 결과, 웨이퍼(100)의 중심부에서의 제거량과 웨이퍼(100)의 가장자리(edge)에서의 제거량을 비교해보면, 웨이퍼(100)의 가장자리에서의 제거율이 웨이퍼(100)의 중심부에서의 제거량보다 많다는 것을 알 수 있다. 즉 웨이퍼(100)의 중심부에서 폴리실리콘막이 제거되는 속도보다 웨이퍼(100)의 가장자리에서 폴리실리콘막이 제거되는 속도가 빠르다. 따라서 웨이퍼(100)의 가장자리에서는 과도연마가 이루어지거나, 또는 웨이퍼(100)의 중심부에서는 연마가 충분하게 이루어지지 않는 현상이 발생한다.
도 2는 종래의 화학적기계적연마 방법을 적용한 경우에서의 웨이퍼에서의 칩의 상태분포를 나타내 보인 도면이다.
도 2에 나타낸 바와 같이, 종래의 화학적기계적연마 방법을 적용한 웨이퍼에 대한 검사를 수행한 결과 나타나는 이미지에 따르면, 웨이퍼(200)의 중심부에서는 밝게 나타나고, 웨이퍼(200)의 가장자리에서는 어둡게 나타난다. 이는 웨이퍼(200)의 가장자리에서 불량칩이 발생할 가능성이 크다는 것을 의미하며, 그 원인 중의 하나는 화학적기계적연마 공정에서의 대상막질 제거율의 불균일성이다. 이와 같이 종래의 화학적기계적연마 방법에서의 불균일한 제거율로 인하여 전체적인 수율이 감소할 수 있다는 것을 쉽게 알 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 평탄화하고자 하는 대상막질에 대한 제거율을 웨이퍼의 모든 위치에 걸쳐서 균일하게 함으로써 후속공정에서의 공정불량의 발생을 억제하고 수율을 증가시킬 수 있도록 하는 반도체소자 제조를 위한 화학적기계적평탄화 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 화학적기계적평탄화 방법은, 평탄화하고자 하는 대상막질을 갖는 웨이퍼를 적어도 2개 이상의 복수개의 영역들로 구분하여 서로 다른 농도의 도펀트들을 주입하는 불균일 이온주입을 수행하는 단계; 및 상기 불균일 이온주입된 웨이퍼에 대해 화학적기계적연마 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 대상막질은 폴리실리콘막일 수 있다.
상기 도펀트는 보론이온일 수 있다.
이 경우 상기 불균일 이온주입을 수행하는 단계는, 상기 대상막질의 제거율이 높은 영역에서는 상대적으로 높은 농도의 보론이온을 주입하여 제거율이 감소하도록 하고, 상기 대상막질의 제거율이 낮은 영역에서는 상대적으로 낮은 농도의 보론이온을 주입하여 제거율이 증가하도록 하는 것이 바람직하다.
그리고 상기 보론이온의 주입은, 1×1011 내지 5 ×1015의 농도범위와 10 내지 500KeV의 주입에너지범위에서 수행되도록 하는 것이 바람직하다.
상기 불균일 이온주입을 수행하는 단계는, 상기 웨이퍼 내에서의 화학적기계적연마공정에 의한 대상막질의 제거율의 분포를 분석하는 단계와, 상기 분석결과를 기초로 상기 제거율의 분포에 따라 구별되는 적어도 2개 이상의 복수개의 영역들을 설정하는 단계와, 그리고 상기 설정된 복수개의 영역들에 각 영역 내에 서로 다른 농도의 도펀트들이 주입되도록 하는 불균일 이온주입을 수행하는 단계를 포함할 수 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석돼서는 안된다.
도 3은 본 발명에 따른 반도체소자 제조를 위한 화학적기계적연마 방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 3을 참조하면, 먼저 웨이퍼 내의 화학적기계적연마에 따른 대상막질의 제거율(remove rate)의 분포를 분석한다(단계 310). 이 단계는 테스트용 웨이퍼를 사용하여 수행할 수 있다. 다음에 후속공정인 불균일 이온주입(partial implant) 공정을 위한 웨이퍼 임플란테이션 맵을 만든다(단계 320). 여기서 불균일 이온주입 공정은, 웨이퍼를 적어도 2개 이상의 복수개의 영역들로 구분한 후에, 각 영역들에 서로 다른 농도의 도펀트(dopant)가 도핑되도록 이온주입시키는 공정을 의미한다. 따라서 웨이퍼 임플란테이션 맵은, 웨이퍼를 대상막질의 제거율에 따라 적어도 2개 이상의 영역들로 구분한 맵을 의미한다.
다음에 만들어진 웨이퍼 임플란테이션 맵을 기초로 불균일 이온주입 공정을 수행한다(단계 330). 즉 웨이퍼 임플란테이션 맵에서 구분된 복수개의 영역들에 도펀트를 주입하되, 각 영역 내에 서로 다른 농도로 도펀트가 주입되도록 한다. 이때 주입되는 도펀트의 농도는 대상막질의 제거율에 따라 결정된다. 구체적으로 대상막 질의 제거율이 높은 영역에서는 제거율을 감소시키는 농도로 도펀트를 주입하고, 반대로 대상막질의 제거율이 낮은 영역에서는 제거율을 증가시키는 농도로 도펀트를 주입시킨다.
대상막질이 폴리실리콘막일 경우, 상기 도펀트로는 보론(B)이온을 사용하며, 이 경우 폴리실리콘막의 제거율이 높은 영역에서는 상대적으로 높은 농도의 B이온을 주입하여 제거율이 감소하도록 하고, 폴리실리콘막의 제거율이 낮은 영역에서는 상대적으로 낮은 농도의 B이온을 주입하여 제거율이 증가하도록 불균일 이온주입을 수행한다. 상기 B이온의 주입은, 대략 1×1011 내지 5 ×1015의 농도범위와 10 내지 500KeV의 주입에너지범위에서 수행되도록 하는 것이 바람직하다.
이와 같이 도펀트가 불균일 이온주입 된 후에는 웨이퍼에 대한 화학적기계적연마 공정을 수행한다(단계 340). 화학적기계적연마 공정은 통상의 방법을 사용하여 수행할 수 있다. 도펀트가 대상막질의 제거율에 따라 다른 농도로 주입되므로, 화학적기계적연마 공정을 수행하는 과정에서 제거율이 높은 영역에서는 상대적으로 낮아진 제거율로 대상막질이 제거되고, 반대로 제거율이 낮은 영역에서는 상대적으로 높아진 제거율로 대상막질이 제거되므로, 웨이퍼 전체에 걸쳐서 균일한 제거율로 대상막질을 제거할 수 있다.
도 4는 도 3의 플로챠트의 불균일 이온주입 단계를 설명하기 위하여 나타내 보인 평면도이다.
도 4를 참조하면, 도 3의 단계 "310" 및 단계 "320"를 수행하여, 화학적기계 적평탄화에 따른 대상막질의 제거율에 의해 웨이퍼(400)가 3개의 영역으로 구분된 웨이퍼 임플란테이션 맵이 만들어진 경우를 예를 들기로 한다. 또한, 평탄화되어야 할 대상막질을 폴리실리콘막인 경우를 예를 들기로 한다. 이 경우 웨이퍼(400) 중심부인 제1 영역(410)의 제거율이 가장 낮은 경우이고, 웨이퍼(400) 가장자리인 제3 영역(430)의 제거율이 가장 높은 경우이며, 그리고 중간영역인 제2 영역(420)의 제거율이 제1 영역(410)보다는 높고 제3 영역(430)의 제거율보다는 낮은 경우이다. 이와 같은 웨이퍼 임플란트 맵을 기초로 불균일 이온주입 공정을 수행하는데 있어서, 주입하는 도펀트로서 보론(B)이온을 사용하는 경우, 제1 영역(410)에서의 보론(B)의 농도를 가장 작게 함으로써 제1 영역(410)에서의 폴리실리콘막의 제거율을 증대시킨다. 그리고 제3 영역(430)에서의 보론(B)의 농도를 가장 크게 함으로써 제3 영역(430)에서의 폴리실리콘막의 제거율을 감소시킨다. 또한, 제2 영역(420)에서의 보론(B)의 농도를 제1 영역(410)보다는 크고 제3 영역(430)보다는 작게 한다. 이와 같이 불균일 이온주입을 수행하게 되면, 제1 영역(410), 제2 영역(420) 및 제3 영역(430)에서의 폴리실리콘막에 대한 제거율을 모두 균일하게 할 수 있다.
도 5a 및 도 5b는 도 3의 플로챠트의 불균일 이온주입 단계의 일 예를 설명하기 위하여 나타내보인 도면들이다.
먼저, 도 5a를 참조하면, 웨이퍼(501)의 셀영역에는 비트라인을, 그리고 주변회로영역에는 n채널 문턱전압 조절을 위한 이온주입을 수행하는 경우로서, 일반적으로 20KeV의 주입에너지와 2.5×1012의 주입농도로 BF2이온을 주입한다. 그러나 본 발명에 따른 화학적기계적연마 방법에서의 불균일 이온주입 단계에서는, 준비된 웨이퍼 임플란테이션 맵에 따라 경계선(511)에 의해 구분되는 제1 영역(521) 및 제2 영역(531)에 서로 다른 농도의 BF2이온을 주입한다. 즉 제1 영역(521)에는 20KeV의 주입에너지와 2.5×1012의 주입농도와, 그리고 7 또는 22°의 주입각도로 BF2이온이 주입되도록 하고, 제2 영역(531)에는 20KeV의 주입에너지와 2.8×1012의 주입농도와, 그리고 7 또는 22°의 주입각도로 BF2이온이 주입되도록 한다.
이와 같이 불균일 이온주입을 수행한 결과를 보면, 도 5b에 도시된 바와 같이, 제2 영역(531)에서의 BF2이온의 농도가 상대적으로 높고, 제1 영역(521)에서의 BF2이온의 농도가 상대적으로 낮으며, 경계부분에서의 BF2이온의 농도는 중간이 된다. 도 5b에서 "+"는 상대적으로 높은 농도인 것을 나타내고, "-"는 상대적으로 낮은 농도인 것을 나타내며, 그리고 "□"은 중간정도의 농도인 것을 나타낸다. 따라서 이 상태에서 후속공정인 화학적기계적연마공정을 수행하게 되면, 제2 영역(531)에서의 제거율이 상대적으로 낮아져서 전체적으로 균일한 제거율을 나타낼 수 있다.
도 6a 및 도 6b는 도 3의 플로챠트의 불균일 이온주입 단계의 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
먼저, 도 6a를 참조하면, 웨이퍼(502)의 셀영역에는 비트라인을, 그리고 주변회로영역에는 p채널 문턱전압 조절을 위한 이온주입을 수행하는 경우로서, 일반 적으로 20KeV의 주입에너지와 7.5×1012의 주입농도로 BF2이온을 주입한다. 그러나 본 발명에 따른 화학적기계적연마 방법에서의 불균일 이온주입 단계에서는, 준비된 웨이퍼 임플란테이션 맵에 따라 경계선(512)에 의해 구분되는 제1 영역(522) 및 제2 영역(532)에 서로 다른 농도의 BF2이온을 주입한다. 즉 제1 영역(522)에는 20KeV의 주입에너지와 7.5×1012의 주입농도와, 그리고 7 또는 22°의 주입각도로 BF2이온이 주입되도록 하고, 제2 영역(533)에는 20KeV의 주입에너지와 7.65×1012의 주입농도와, 그리고 7 또는 22°의 주입각도로 BF2이온이 주입되도록 한다.
이와 같이 불균일 이온주입을 수행한 결과를 보면, 도 6b에 도시된 바와 같이, 제2 영역(532)에서의 BF2이온의 농도가 상대적으로 높고, 제1 영역(522)에서의 BF2이온의 농도가 상대적으로 낮으며, 경계부분에서의 BF2이온의 농도는 중간이 된다. 도 6b에서도 "+"는 상대적으로 높은 농도인 것을 나타내고, "-"는 상대적으로 낮은 농도인 것을 나타내며, 그리고 "□"은 중간정도의 농도인 것을 나타낸다. 이 경우에도 후속공정인 화학적기계적연마공정을 수행하게 되면, 제2 영역(532)에서의 제거율이 상대적으로 낮아져서 전체적으로 균일한 제거율을 나타낼 수 있다.
도 7a 및 도 7b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
먼저, 도 7a를 참조하면, 웨이퍼(503)의 셀영역에는 비트라인을, 그리고 주 변회로영역에는 n채널 모스 트랜지스터를 위한 이온주입을 수행하는 경우로서, 일반적으로 25KeV의 주입에너지와 1.0×1013의 주입농도로 P(Phosphorus)이온을 주입한다. 그러나 본 발명에 따른 화학적기계적연마 방법에서의 불균일 이온주입 단계에서는, 준비된 웨이퍼 임플란테이션 맵에 따라 경계선(513)에 의해 구분되는 제1 영역(523) 및 제2 영역(533)에 서로 다른 농도의 P이온을 주입한다. 본 예에서는 경계선(513)이 원의 형상을 가지며, 이에 따라 제1 영역(523)은 웨이퍼(503)의 가장자리부분이고 제2 영역(533)은 웨이퍼(503)의 중심부분이다. 구체적으로 제1 영역(523)에는 25KeV의 주입에너지와 1.0×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 P이온이 주입되도록 하고, 제2 영역(533)에는 25KeV의 주입에너지와 1.1×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 P이온이 주입되도록 한다.
이와 같이 불균일 이온주입을 수행한 결과를 보면, 도 7b에 도시된 바와 같이, 제2 영역(533)에서의 P이온의 농도가 상대적으로 높고, 제1 영역(523)에서의 P이온의 농도가 상대적으로 낮으며, 경계부분에서의 P이온의 농도는 중간이 된다. 도 7b에서도 "+"는 상대적으로 높은 농도인 것을 나타내고, "-"는 상대적으로 낮은 농도인 것을 나타내며, 그리고 "□"은 중간정도의 농도인 것을 나타낸다. 이와 같은 불균일 이온주입은 대상막질의 제거율이 웨이퍼의 중심부에서 상대적으로 더 높은 경우에 적용할 수 있으며, 따라서 이 상태에서 후속공정인 화학적기계적연마공정을 수행하게 되면, 제2 영역(533)에서의 제거율이 상대적으로 낮아져서 전체적으 로 균일한 제거율을 나타낼 수 있다.
도 8a 및 도 8b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
먼저, 도 8a를 참조하면, 웨이퍼(504)의 셀영역에는 비트라인을, 그리고 주변회로영역에는 p채널 문턱전압조절을 위한 이온주입을 수행하는 경우로서, 일반적으로 20KeV의 주입에너지와 1.6×1013의 주입농도로 BF2이온을 주입한다. 그러나 본 발명에 따른 화학적기계적연마 방법에서의 불균일 이온주입 단계에서는, 준비된 웨이퍼 임플란테이션 맵에 따라 제1 경계선(514a)과 제2 경계선(514b)에 의해 구분되는 제1 영역(524), 제2 영역(534) 및 제3 영역(544)에 서로 다른 농도의 BF2이온을 주입한다. 본 예에서도 도 7a 및 도 7b를 참조하여 설명한 바와 같이 제1 경계선(514a) 및 제2 경계선(514b)이 원의 형상을 가지지만, 3개의 영역으로 구분한다는 점에서는 다르다. 본 예에서 제1 영역(524)은 웨이퍼(504)의 중심부분이고, 제3 영역(544)은 웨이퍼(504)의 가장자리부분이며, 그리고 제2 영역(534)은 제1 영역(524)과 제3 영역(544) 사이의 부분이다. 이와 같이 구분되는 제1 영역(524)에는 20KeV의 주입에너지와 1.55×1013의 주입농도와, 그리고 0 또는 112°의 주입각도로 BF2이온이 주입되도록 하고, 제2 영역(534)에는 20KeV의 주입에너지와 1.6×1013의 주입농도와, 그리고 0 또는 112°의 주입각도로 BF2이온이 주입되도록 하며, 그리고 제3 영역(544)에는 20KeV의 주입에너지와 1.65×1013의 주입농도와, 그리고 0 또는 112°의 주입각도로 BF2이온이 주입되도록 한다.
이와 같이 불균일 이온주입을 수행한 결과를 보면, 도 8b에 도시된 바와 같이, 제3 영역(544)에서의 BF2이온의 농도가 상대적으로 높고, 제1 영역(524) 및 제2 영역(534)에서의 BF2이온의 농도는 상대적으로 낮다. 도 8b에서도 "+"는 상대적으로 높은 농도인 것을 나타내고, "-"는 상대적으로 낮은 농도인 것을 나타내며, 그리고 "□"은 중간정도의 농도인 것을 나타낸다. 이와 같은 불균일 이온주입은 대상막질의 제거율이 웨이퍼의 가장자리부에서 상대적으로 더 높은 경우에 적용할 수 있으며, 따라서 이 상태에서 후속공정인 화학적기계적연마공정을 수행하게 되면, 제1 영역(524)에서 제거율이 낮아지는 정도보다 제2 영역(534) 및 제3 영역(544)에서의 제거율이 낮아지는 정도가 크며, 결과적으로 전체적으로 균일한 제거율을 나타낼 수 있다.
도 9a 및 도 9b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
먼저, 도 9a를 참조하면, 웨이퍼(505)의 셀영역에는 비트라인을, 그리고 주변회로영역에는 할로영역 형성을 위한 이온주입을 수행하는 경우로서, 일반적으로 50KeV의 주입에너지와 3.5×1013의 주입농도로 BF2이온을 주입한다. 그러나 본 발명에 따른 화학적기계적연마 방법에서의 불균일 이온주입 단계에서는, 준비된 웨이퍼 임플란테이션 맵에 따라 제1 경계선(515a)과 제2 경계선(515b)에 의해 구분되는 제1 영역(525), 제2 영역(535) 및 제3 영역(545)에 서로 다른 농도의 BF2이온을 주입한다. 제1 경계선(515a) 및 제2 경계선(515b)은 웨이퍼(505)의 플렛존(505f)이 아래에 위치한 상태에서 수직방향으로 배치되며, 이에 따라 제1 영역(525)은 웨이퍼(505)의 오른쪽 부분이고, 제2 영역(535)은 웨이퍼(505)의 가운데 부분이며, 그리고 제3 영역(545)은 웨이퍼(505)의 왼쪽 부분이다. 이와 같이 구분되는 제1 영역(525)에는 50KeV의 주입에너지와 3.3×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 BF2이온이 주입되도록 하고, 제2 영역(535)에는 50KeV의 주입에너지와 3.5×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 BF2이온이 주입되도록 하며, 그리고 제3 영역(545)에는 50KeV의 주입에너지와 3.7×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 BF2이온이 주입되도록 한다.
이와 같이 불균일 이온주입을 수행한 결과를 보면, 도 9b에 도시된 바와 같이, 제3 영역(545)에서의 BF2이온의 농도가 상대적으로 높고, 제1 영역(525) 및 제2 영역(535)에서의 BF2이온의 농도는 상대적으로 낮다. 도 9b에서도 "+"는 상대적으로 높은 농도인 것을 나타내고, "-"는 상대적으로 낮은 농도인 것을 나타내며, 그리고 "□"은 중간정도의 농도인 것을 나타낸다. 이와 같은 불균일 이온주입은 대상막질의 제거율이 웨이퍼의 왼쪽 부분에서 상대적으로 더 높은 경우에 적용할 수 있으 며, 따라서 이 상태에서 후속공정인 화학적기계적연마공정을 수행하게 되면, 제1 영역(525) 및 제2 영역(535)에서 제거율이 낮아지는 정도보다 제3 영역(545)에서의 제거율이 낮아지는 정도가 크며, 결과적으로 전체적으로 균일한 제거율을 나타낼 수 있다.
도 10a 및 도 10b는 도 3의 플로챠트의 불균일 이온주입 단계의 또 다른 예를 설명하기 위하여 나타내 보인 도면들이다.
먼저, 도 10a를 참조하면, 웨이퍼(506)의 셀영역에는 비트라인을, 그리고 주변회로영역에는 n채널형 모스트랜지스터를 위한 이온주입을 수행하는 경우로서, 일반적으로 20KeV의 주입에너지와 3.2×1013의 주입농도로 As이온을 주입한다. 그러나 본 발명에 따른 화학적기계적연마 방법에서의 불균일 이온주입 단계에서는, 준비된 웨이퍼 임플란테이션 맵에 따라 제1 경계선(516a)과 제2 경계선(516b)에 의해 구분되는 제1 영역(526), 제2 영역(536) 및 제3 영역(546)에 서로 다른 농도의 As이온을 주입한다. 제1 경계선(516a) 및 제2 경계선(516b)은 웨이퍼(506)의 플렛존(506f)이 아래에 위치한 상태에서 수직방향으로 배치되며, 이에 따라 제1 영역(526)은 웨이퍼(506)의 왼쪽 부분이고, 제2 영역(536)은 웨이퍼(506)의 가운데 부분이며, 그리고 제3 영역(546)은 웨이퍼(506)의 오른쪽 부분이다. 이와 같이 구분되는 제1 영역(526)에는 20KeV의 주입에너지와 2.8×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 As이온이 주입되도록 하고, 제2 영역(536)에는 20KeV의 주입에너지와 3.2×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 As이온이 주 입되도록 하며, 그리고 제3 영역(546)에는 20KeV의 주입에너지와 3.6×1013의 주입농도와, 그리고 0 또는 22°의 주입각도로 As이온이 주입되도록 한다.
이와 같이 불균일 이온주입을 수행한 결과를 보면, 도 10b에 도시된 바와 같이, 제3 영역(546)에서의 As이온의 농도가 상대적으로 높고, 제1 영역(526)에서의 As이온의 농도가 상대적으로 낮으며, 그리고 제2 영역(536)에서는 오른쪽에서 왼쪽으로 갈수록 As이온의 농도가 점점 낮아진다. 도 10b에서도 "+"는 상대적으로 높은 농도인 것을 나타내고, "-"는 상대적으로 낮은 농도인 것을 나타내며, 그리고 "□"은 중간정도의 농도인 것을 나타낸다. 이와 같은 불균일 이온주입은 대상막질의 제거율이 웨이퍼의 오른쪽 부분에서 상대적으로 더 높은 경우에 적용할 수 있으며, 따라서 이 상태에서 후속공정인 화학적기계적연마공정을 수행하게 되면, 제1 영역(526) 및 제2 영역(536)에서 제거율이 낮아지는 정도보다 제3 영역(546)에서의 제거율이 낮아지는 정도가 크며, 결과적으로 전체적으로 균일한 제거율을 나타낼 수 있다.
도 11a 및 도 11b는 도 3의 플로챠트의 연마 단계에서의 도펀트 종류에 따른 제거율을 나타내 보인 표 및 그래프이다.
먼저, 도 11a를 참조하면, 결정방향이 (100)인 실리콘기판에 대해 고농도의 P(phosphorus)이온, 저농도의 B(boron)이온, 고농도의 B이온, 저농도의 P이온, 그리고 Sb(antimony)이온을 각각 5×1014-5×1015, 1.1×1015-1.6×1015, 3.1×1019, 1.4×1013-1.9×1013, 5.2×1017의 주입농도로 이온주입한 결과, 3.1×1019의 주입농도로 B이온을 주입하였을 때 제거율이 8.8(㎛/h)로서 가장 낮다는 것을 알 수 있다. 또한, 도 11b에 나타낸 바와 같이, B(Boron)이온과 P(Phos.)이온을 주입한 후에 화학적기계적연마 공정을 수행한 결과를 비교하며, P이온보다는 B이온이 주입된 경우에 대상막질의 제거량이 더 낮다는 것도 알 수 있다.
도 12는 도 3의 플로챠트의 연마 단계에서의 여러 도펀트들에 대한 웨이퍼깊이에 따른 제거율의 변화를 나타내 보인 그래프이다. 도 12에서 가로축은 주입된 이온에 의한 접합깊이(㎛)를 나타내고, 세로축은 화학적기계적연마에서의 제거율(㎛/min)을 나타낸다.
도 12를 참조하면, 일정 접합 깊이, 예컨대 대략 0.2㎛까지는 제거율이 감소하는 경향을 모두 나타내지만, As이온이 도핑된 경우(참조부호 "610"으로 나타낸 선)에 가장 제거율이 높았으며, 도핑되지 않은 경우(참조부호 "620"으로 나타낸 선)에는 As이온이 도핑된 경우보다 오히려 도핑되지 않은 경우보다 제거율이 더 낮으며, 그리고 B이온이 도핑된 경우(참조부호 "630"으로 나타낸 선)에는 가장 낮은 제거율을 나타낸다.
도 13은 도 3의 플로챠트의 연마 단계에서의 웨이퍼깊이에 따른 보론농도의 변화 및 제거율의 변화를 나타내 보인 그래프이다. 도 13에서 가로축은 접합깊이(㎛)를 나타내고, 왼쪽 세로축은 보론농도(㎝-3)를 나타내며, 그리고 오른쪽 세로축은 제거율(Å/min)을 나타낸다.
도 13을 참조하면, 도면에서 참조부호 "720"으로 나타낸 선과 같이 화학적기 계적연마 공정에서의 제거율이, 도면에서 참조부호 "710"으로 나타낸 B이온의 농도에 반비례하게 변화하며, 그 결과 화학적기계적연마 공정에서의 제거율을 감소시키기 위해서는 B이온의 농도를 상대적으로 높게 주입하면 된다는 것을 알 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자 제조를 위한 화학적기계적연마 방법에 의하면, 대상막질에 대한 화학적기계적연마의 제거율이 다른 영역에 다른 농도의 도펀트를 주입시키는 불균일 이온주입을 먼저 수행한 후에 화학적기계적연마 공정을 수행함으로써, 제거율이 높은 영역에서는 제거율이 낮아지고 제거율이 낮은 영역에서는 제거율이 높아져서 전체적으로 균일한 제거율로 화학적기계적연마 공정을 수행할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (6)

  1. 평탄화하고자 하는 폴리실리콘막을 갖는 웨이퍼를 적어도 2개 이상의 복수개의 영역들로 구분하여 서로 다른 농도의 도펀트들을 주입하는 불균일 이온주입을 수행하는 단계; 및
    상기 불균일 이온주입된 웨이퍼에 대해 화학적기계적연마 공정을 수행하는 단계를 포함하되,
    상기 불균일 이온주입을 수행하는 단계는, 상기 폴리실리콘막의 제거율이 높은 영역에서는 상대적으로 높은 농도의 도펀트를 주입하여 제거율이 감소하도록 하고, 상기 폴리실리콘막의 제거율이 낮은 영역에서는 상대적으로 낮은 농도의 도펀트를 주입하여 제거율이 증가하도록 하는 것을 특징으로 하는 반도체소자 제조를 위한 화학적기계적연마 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 도펀트는 보론이온인 것을 특징으로 하는 반도체소자 제조를 위한 화학적기계적연마 방법.
  4. 삭제
  5. 제3항에 있어서,
    상기 보론이온의 주입은, 1×1011 내지 5 ×1015의 농도범위와 10 내지 500KeV의 주입에너지범위에서 수행되도록 하는 것을 특징으로 하는 반도체소자 제조를 위한 화학적기계적연마 방법.
  6. 제1항에 있어서, 상기 불균일 이온주입을 수행하는 단계는,
    상기 웨이퍼 내에서의 화학적기계적연마공정에 의한 폴리실리콘막의 제거율의 분포를 분석하는 단계;
    상기 분석결과를 기초로 상기 제거율의 분포에 따라 구별되는 적어도 2개 이상의 복수개의 영역들을 설정하는 단계; 및
    상기 설정된 복수개의 영역들에 각 영역 내에 서로 다른 농도의 도펀트들이 주입되도록 하는 불균일 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조를 위한 화학적기계적연마 방법.
KR1020050028293A 2005-04-04 2005-04-04 반도체소자 제조를 위한 화학적기계적연마 방법 KR100642391B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050028293A KR100642391B1 (ko) 2005-04-04 2005-04-04 반도체소자 제조를 위한 화학적기계적연마 방법
US11/268,961 US7265054B2 (en) 2005-04-04 2005-11-08 Chemical mechanical polishing method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050028293A KR100642391B1 (ko) 2005-04-04 2005-04-04 반도체소자 제조를 위한 화학적기계적연마 방법

Publications (2)

Publication Number Publication Date
KR20060105855A KR20060105855A (ko) 2006-10-11
KR100642391B1 true KR100642391B1 (ko) 2006-11-03

Family

ID=37071131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050028293A KR100642391B1 (ko) 2005-04-04 2005-04-04 반도체소자 제조를 위한 화학적기계적연마 방법

Country Status (2)

Country Link
US (1) US7265054B2 (ko)
KR (1) KR100642391B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100206959A1 (en) * 2009-02-19 2010-08-19 Panasonic Corporation Chemical substance concentration method
US8124427B2 (en) * 2009-10-22 2012-02-28 International Business Machines Corporation Method of creating an extremely thin semiconductor-on-insulator (ETSOI) layer having a uniform thickness
US9018024B2 (en) * 2009-10-22 2015-04-28 International Business Machines Corporation Creating extremely thin semiconductor-on-insulator (ETSOI) having substantially uniform thickness
US8110483B2 (en) 2009-10-22 2012-02-07 International Business Machines Corporation Forming an extremely thin semiconductor-on-insulator (ETSOI) layer
US9679782B1 (en) * 2016-01-07 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization method, method for manufacturing semiconductor structure, and semiconductor structure
US9754837B1 (en) * 2016-05-20 2017-09-05 Globalfoundries Inc. Controlling within-die uniformity using doped polishing material
KR20220149148A (ko) * 2021-04-30 2022-11-08 에스케이씨솔믹스 주식회사 반도체 공정용 연마 조성물 및 연마 조성물을 적용한 반도체 소자의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5314843A (en) * 1992-03-27 1994-05-24 Micron Technology, Inc. Integrated circuit polishing method
US5789290A (en) * 1996-08-21 1998-08-04 United Microelectronics Corporation Polysilicon CMP process for high-density DRAM cell structures
US5872045A (en) * 1997-07-14 1999-02-16 Industrial Technology Research Institute Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation
TW358983B (en) * 1997-11-15 1999-05-21 Taiwan Semiconductor Mfg Co Ltd Chemical mechanical grinding method
US6284660B1 (en) * 1999-09-02 2001-09-04 Micron Technology, Inc. Method for improving CMP processing
JP2002057153A (ja) 2000-08-08 2002-02-22 Mitsubishi Electric Corp 半導体装置の製造方法およびその製造装置
US6319836B1 (en) * 2000-09-26 2001-11-20 Lsi Logic Corporation Planarization system

Also Published As

Publication number Publication date
KR20060105855A (ko) 2006-10-11
US7265054B2 (en) 2007-09-04
US20060223319A1 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
KR100642391B1 (ko) 반도체소자 제조를 위한 화학적기계적연마 방법
US5892256A (en) Semiconductor memory and a method of manufacturing the same
US7781309B2 (en) Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
US7648890B2 (en) Process for producing silicon wafer
KR100818683B1 (ko) 경면 면취 웨이퍼, 경면 면취용 연마 클로스 및 경면 면취연마장치 및 방법
US20120248578A1 (en) Semiconductor wafer and method of producing the same
US8952496B2 (en) Semiconductor wafer and method of producing same
KR101781812B1 (ko) 접합 웨이퍼의 제조 방법 및 접합 soi 웨이퍼
KR100982584B1 (ko) 반도체 기판의 제조 방법
US11355346B2 (en) Methods for processing semiconductor wafers having a polycrystalline finish
KR0143374B1 (ko) 반도체 기판 및 이를 이용한 반도체 장치
JPH04355959A (ja) 半導体装置およびその製造方法
US6358117B1 (en) Processing method for a wafer
JP3013787B2 (ja) 半導体装置の製造方法
JP6525046B1 (ja) 半導体ウェーハの製造方法
KR102410366B1 (ko) 접합 웨이퍼의 제조 방법
KR100549257B1 (ko) 에스오아이 웨이퍼의 표면 정밀 가공 방법
KR102104073B1 (ko) 웨이퍼의 마무리 연마 방법 및 장치
KR100914605B1 (ko) 나노토포그라피가 개선된 웨이퍼 제조 방법
JPS62243332A (ja) 半導体ウエハの加工方法
JP2001053257A (ja) 張り合わせｓｏｉ基板の作製方法
KR100807501B1 (ko) 반도체 소자의 제조방법
JP2000349148A (ja) 半導体層を有する基板の製造方法
KR100685676B1 (ko) 화학적기계적 연마공정
KR20030042858A (ko) 실리콘 웨이퍼 연마 장치 및 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee