KR100641469B1 - Electron trap method in a gate oxide of semiconductor - Google Patents
Electron trap method in a gate oxide of semiconductor Download PDFInfo
- Publication number
- KR100641469B1 KR100641469B1 KR1020040114681A KR20040114681A KR100641469B1 KR 100641469 B1 KR100641469 B1 KR 100641469B1 KR 1020040114681 A KR1020040114681 A KR 1020040114681A KR 20040114681 A KR20040114681 A KR 20040114681A KR 100641469 B1 KR100641469 B1 KR 100641469B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate oxide
- oxide
- forming
- region
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000010893 electron trap Methods 0.000 title claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 claims abstract description 3
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000012512 characterization method Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- -1 nitrogen cations Chemical class 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 플라즈마 유도 전하에 의한 게이트 옥사이드의 특성저하를 방지하기 위하여 게이트 옥사이드 내에 질소 양이온 주입을 통한 전자 덫 방법에 관한 것이다. 반도체 장치의 게이트 옥사이드 내에 이온 주입을 통한 전자 덫 방법으로서, 반도체 기판상에 제1 옥사이드층를 형성하고, 상기 제1 옥사이드의 영역을 서로 다른 두께를 가지는 제1영역과 제2영역으로 나누어서 형성하고, 상기 제 1옥사이드층위에 제2 옥사이드층을 형성하고, 상기 반도체 기판에 이온을 주입하고, 상기 이온을 층을 이루도록 형성하는 과정을 포함하는 이온 주입을 수행함으로써 플라즈마 유도전하에에 의한 게이트 옥사이드의 특성저하를 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method, and more particularly, to an electron trap method through nitrogen cation injection into a gate oxide in order to prevent deterioration of the gate oxide due to plasma induced charge. An electron trap method through ion implantation in a gate oxide of a semiconductor device, comprising: forming a first oxide layer on a semiconductor substrate, dividing the first oxide region into a first region and a second region having different thicknesses; Characterization of gate oxide by plasma induced charge by performing ion implantation comprising forming a second oxide layer on the first oxide layer, implanting ions into the semiconductor substrate, and forming the ions to form a layer The fall can be prevented.
Description
도 1은 반도체 게이트 옥사이드의 순도(Gate Oxide Intgrity:GOI) 특성을 향상시키기 위해서 NO 옥사이드가 형성된 반도체 구조를 나타내며, FIG. 1 illustrates a semiconductor structure in which NO oxide is formed to improve a gate oxide intgrity (GOI) characteristic of a semiconductor gate oxide,
도 2는 불균일한 게이트 NO 옥사이드에서 플라즈마 유도 전하에 의한 게이트 옥사이드 브레이크다운을 나타내며,2 shows gate oxide breakdown by plasma induced charge in non-uniform gate NO oxide,
도 3a 내지 3f는 본 발명의 바람직한 실시 예에 따른, 게이트 옥사이드 내에 질소 양이온 주입을 통한 전자 덫 방법을 나타낸다.3A to 3F illustrate an electron trap method through nitrogen cation injection into a gate oxide according to a preferred embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 게이트101
103 : 게이트 옥사이드 104 : STI103: gate oxide 104: STI
105 : LDD 106 : 소스/드레인105: LDD 106: source / drain
201 : P-well 202 : 플라즈마 유도 전하201: P-well 202: plasma induced charge
203 : 다중게이트 301 : 반도체 기판203: multiple gate 301: semiconductor substrate
302 : LV영역 303 : HV영역302: LV area 303: HV area
304 : HR TR 영역 두께목표 305 : LR TR 두께 목표304: HR TR area thickness target 305: LR TR thickness target
306 : 순수 옥사이드 307 : P-well306: pure oxide 307: P-well
308 : N-well 309 : N+ 이온 주입 패턴 PR308: N-well 309: N + ion implantation pattern PR
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 플라즈마 유도 전하에 의한 게이트 옥사이드의 특성저하를 방지하기 위하여 게이트 옥사이드 내에 질소 양이온 주입을 통한 전자 덫 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method, and more particularly, to an electron trap method through nitrogen cation injection into a gate oxide in order to prevent deterioration of the gate oxide due to plasma induced charge.
잘 알려진 바와 같이, 반도체 장치는 미세화에 수반하여 게이트 옥사이드의 두께가 얇아지는 경향이 있다. 따라서 후속 공정, 특히 플라즈마를 사용하는 게이트 식각(gate etching), 금속 식각(metal etching), VIA etch 혹은 화학적 증착 (Chemical Vapor Deposition:CVD) 장비를 사용하는 gap fill공정에서 유발되는 플라즈마에 의한 손상, 예를 들면 PID, 플라즈마 유도 손상 (plasma induced damage)로 인하여 게이트 옥사이드의 순도(Gate Oxide Intgrity:GOI) 특성 저하가 더 심하게 나타난다. As is well known, semiconductor devices tend to be thinner in gate oxide thickness with miniaturization. Therefore, plasma-induced damage in subsequent processes, particularly in gate etching, metal etching, VIA etch, or gap fill processes using chemical vapor deposition (CVD) equipment using plasma, For example, due to PID and plasma induced damage, the gate oxide purity (GOI) deterioration is more severe.
따라서 반도체 게이트 옥사이드 GOI 특성을 향상시키기 위해서 NO 옥사이드가 개발되었다. 도 1은 게이트 옥사이드(103)로서 NO 옥사이드를 사용한 트랜지스터의 도식이다. 도 1을 참조하면, 반도체 기판(101) 위에 source/drain(106)이 위치하여 있으며, 게이트 옥사이드(103)와 인접한 부분은 LDD(Lightly Doped Drain) (105)로 구성되어 있다. 또한, 인접하는 부분과의 고립을 위하여 STI(Shallow Trench Isolation)(104)가 위치하고 있다. 게이트 옥사이드(105)의 상면에는 게이트(102)가 구성되어 있다. 일반적으로 NO 옥사이드는 게이트 옥사이드 형성 공정인 oxidation공정에서 NO 가스를 사용해서 게이트 옥사이드 내에 NO 층을 형성시킨다. 하지만 이 NO 층이 옥사이드 내에 불균일하게 존재하며 또한 N원자가 불순물로 작용하면서 플라즈마에 의한 GOI 특성을 저하시킨다. 플라즈마 유도전하는 게이트 옥사이드에 축적되다가 어느 순간 게이트 옥사이드의 브레이크다운(breakdown)을 일으키며 P-well쪽으로 빠져나간다. 특히 게이트 옥사이드내에 불균일층이나 불순물이 있을 경우 브레이크다운(breakdown) 전압이 낮아지게 된다. Therefore, NO oxide was developed to improve the semiconductor gate oxide GOI characteristics. 1 is a schematic of a transistor using NO oxide as the
도 2는 불균일한 게이트 NO 옥사이드에서 플라즈마 유도 전하에 의한 게이트 옥사이드 브레이크 다운을 나타내었다. 도 2를 참조하면, 다중 게이트(203) 하단에 위치하고 있는 플라즈마 유도전하(202)가 게이트 옥사이드의 브레이크 다운으로 말미암아 P-well(201)쪽으로 빠져나가는 것을 도시하고 있다. 이러한 플라즈마에 의한 게이트 옥사이드 브레이크다운은 소자특성을 저하시키며 웨이퍼 생산률 및 신뢰성을 저하시키는 요인이 된다.2 shows gate oxide breakdown by plasma induced charge in non-uniform gate NO oxide. Referring to FIG. 2, the plasma induced
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 플라즈마 유도 전하에 의한 게이트 옥사이드의 특성저하를 방지하기 위하여 게이트 옥사이드 내에 질소 양이온 주입을 통한 전자 덫 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for trapping electrons through nitrogen cation implantation into a gate oxide in order to solve the above-mentioned problems of the prior art and to prevent deterioration of the gate oxide due to plasma induced charges.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 반도체장치의 게이트 옥사이드 내에 이온 주입을 통한 전자 덫 방법으로서, 반도체 기판상에 제1 옥사이드층를 형성하고, 상기 제1 옥사이드의 영역을 서로 다른 두께를 가지는 제1영역과 제2영역으로 나누어서 형성하고, 상기 제 1옥사이드층 위에 제2 옥사이드층을 형성하고, 상기 반도체 기판에 이온을 주입하고, 상기 이온을 층을 이루도록 형성하는 과정을 포함하는 이온 주입을 통한 전자 덫 방법을 제공한다.According to an aspect of the present invention, there is provided an electron trap method through ion implantation in a gate oxide of a semiconductor device, the method including forming a first oxide layer on a semiconductor substrate, and forming a region of the first oxide with different thicknesses. Forming a first oxide layer having a second region and a second region, forming a second oxide layer on the first oxide layer, implanting ions into the semiconductor substrate, and forming the ions to form a layer It provides a method of electronic trapping through injection.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 핵심 기술요지는, 플라즈마 유도 전하에 의한 게이트 옥사이드의 특성저하를 방지하기 위하여 게이트 옥사이드 내에 질소 양이온 주입을 통한 전자 덫 방법에 관한 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention relates to a method for trapping electrons through the injection of nitrogen cations into the gate oxide to prevent deterioration of the gate oxide by plasma induced charges. Can be achieved.
본 발명은 플라즈마 유도 전하에 의한 게이트 옥사이드의 특성 저하를 막기 위한 게이트 옥사이드내 질소 양이온 주입을 통한 전자 덫 방법에 대한 것이다. 이 하, 기본적인 산화공정을 도 3을 참조하여 설명하면 아래와 같다.The present invention relates to an electron trap method through the injection of nitrogen cations in the gate oxide to prevent the deterioration of the characteristics of the gate oxide by the plasma induced charge. Hereinafter, the basic oxidation process will be described with reference to FIG. 3.
먼저, 게이트 옥사이드를 형성한다. 상기 게이트 옥사이드의 형성은 도 3a 내지 도 3c를 참조하여 설명하도록 한다. 도 3a는 옥사이드 형성공정을 나타낸다. 상기 게이트 옥사이드를 형성하기 위해서 도 3a에 도시된 바와 같이 약 800℃ O2 분위기에서 순수 옥사이드(306)를 약 60Å 성장시킨다. 이는 반도체 기판(301) 위에 NO 옥사이드를 형성함으로써 수행되며 후에 기술된 옥사이드의 형성과 구별하기 위하여 제1옥사이드 형성이라고 한다.
다음에 도 3b는 패터닝 및 에칭공정을 나타낸다. 상기 공정에서는 패터닝 및 에칭을 수행하여 LV영역(302)과 HV영역(303)으로 구분한다.
다음 단계에서는 도 3c에 도시된 바와 같이 제 2 산화 공정으로서 게이트 옥사이드 두께를 목표값으로 설정한다. 이때 HV영역과 LV영역은 각각 HR TR 영역 두께목표(304)와 LR TR 두께 목표(305)의 두께 목표값을 가지고 있으며, 이는 반도체 기판상에 순수 옥사이드위에 산화막을 형성함으로써 수행된다. First, a gate oxide is formed. The formation of the gate oxide will be described with reference to FIGS. 3A to 3C. 3A shows an oxide formation process. In order to form the gate oxide, as shown in FIG. 3A,
3B shows the patterning and etching process. In the process, patterning and etching are performed to divide the
In the next step, as shown in FIG. 3C, the gate oxide thickness is set as a target value as the second oxidation process. At this time, the HV region and the LV region each have a thickness target value of the HR TR
다음에 게이트 옥사이드의 후속 처리방법에 대하여 도 3d를 참조하여 설명한다. 위 방법으로 형성 된 게이트 옥사이드의 후속 처리방법으로 N+ 이온의 주입을 진행한다. N+ 이온의 주입은 NMOS 트랜지스터 부분, 즉, 도 3d의 P-well(307)부분에만 국한한다. 이는 NMOS 트랜지스터는 플라즈마 유도 전하 중 (-) 이온에 의해 게이트 옥사이드의 손상 및 그 성능저하가 발생하는 부분이기 때문이다. 따라서 도 3d에 도시된 바와 같이, N+ 이온 주입 전에 패터닝공정을 진행하여 PMOS 트랜지스터 부분, 즉 도 3d의 N-well(308)부분은 N+ 이온 주입 패턴 PR(309)로 주입 블로킹을 해준다. Next, a subsequent method of treating the gate oxide will be described with reference to FIG. 3D. Subsequent treatment of the gate oxide formed by the above method proceeds with the implantation of N + ions. The implantation of N + ions is limited to the NMOS transistor portion, i.e., the P-well 307 portion of FIG. This is because the NMOS transistor is a portion in which the gate oxide is damaged and its performance is deteriorated by negative (-) ions in the plasma induced charge. Therefore, as shown in FIG. 3D, the patterning process is performed before the N + ion implantation, so that the PMOS transistor portion, that is, the N-well 308 portion of FIG. 3D, performs injection blocking with the N + ion
도 3e는 N+ 이온 주입공정에 대한 그림이다. 게이트 옥사이드의 하부에 주입된 N+ 이온이 정렬되어 층을 이루고 있는 것을 알 수 있다. N+ 이온 주입을 진행하면 도 3e와 같이 게이트 옥사이드 내에 N+ 이온층이 형성된다. 도 3f는 이러한 N+ 이온층은 플라즈마 장비를 사용하는 에칭 및 CVD공정에서 발생한 플라즈마 유도 전하를 포획하여 상기 플라즈마 유도전하에 의한 게이트 옥사이드의 손상 및 성능 저하를 방지할 수 있다.3E is a diagram of an N + ion implantation process. It can be seen that the N + ions implanted under the gate oxide are aligned to form a layer. When the N + ion implantation is performed, an N + ion layer is formed in the gate oxide as shown in FIG. 3E. 3F illustrates that the N + ion layer captures plasma induced charges generated during etching and CVD processes using plasma equipment, thereby preventing damage to gate oxide and performance degradation due to the plasma induced charges.
이상 설명한 바와 같이 본 발명에 따르면, 게이트 옥사이드공정 후 N+ 이온 주입을 진행함으로써 게이트 옥사이드 내에 N+ 이온층를 형성시키고 상기 이온층이 플라즈마 유도전하를 포획함으로써 게이트 옥사이드의 손상 및 성능 저하를 막을 수 있어 반도체 소자 특성 안정화 및 신뢰성 개선, 양품률 향상 등을 가져올 수 있다.As described above, according to the present invention, N + ion implantation is performed after the gate oxide process to form an N + ion layer in the gate oxide, and the ion layer traps plasma induced charges, thereby preventing damage to gate oxide and degrading performance, thereby stabilizing semiconductor device characteristics. And improved reliability, yield improvement, and the like.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114681A KR100641469B1 (en) | 2004-12-29 | 2004-12-29 | Electron trap method in a gate oxide of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114681A KR100641469B1 (en) | 2004-12-29 | 2004-12-29 | Electron trap method in a gate oxide of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060075782A KR20060075782A (en) | 2006-07-04 |
| KR100641469B1 true KR100641469B1 (en) | 2006-11-01 |
Family
ID=37168278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040114681A KR100641469B1 (en) | 2004-12-29 | 2004-12-29 | Electron trap method in a gate oxide of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100641469B1 (en) |
-
2004
- 2004-12-29 KR KR1020040114681A patent/KR100641469B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060075782A (en) | 2006-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9525024B2 (en) | Methods for introducing carbon to a semiconductor structure and structures formed thereby | |
| US7816273B2 (en) | Technique for removing resist material after high dose implantation in a semiconductor device | |
| US5468665A (en) | Process for making a semiconductor MOS transistor employing a temporary spacer | |
| KR100798158B1 (en) | Semiconductor device with sti sidewall implant | |
| US20150255287A1 (en) | Manufacturing method of semiconductor device | |
| US8198166B2 (en) | Using high-k dielectrics as highly selective etch stop materials in semiconductor devices | |
| KR20010035857A (en) | semiconductor device and method for manufacturing the same | |
| KR101477606B1 (en) | A method for forming a semiconductor structure | |
| KR100641469B1 (en) | Electron trap method in a gate oxide of semiconductor | |
| KR20090125422A (en) | Method of manufacturing a semiconductor | |
| US9412869B2 (en) | MOSFET with source side only stress | |
| US9219013B2 (en) | Technique for manufacturing semiconductor devices comprising transistors with different threshold voltages | |
| KR100398035B1 (en) | Method of manufacturing a transistor in a semiconductor divice | |
| US8178932B2 (en) | Semiconductor device having transistors | |
| US7186631B2 (en) | Method for manufacturing a semiconductor device | |
| US6908823B2 (en) | Method of manufacturing a semiconductor device | |
| KR100576432B1 (en) | Dual gate oxide forming method in a semiconductor | |
| US7022576B2 (en) | Method of manufacturing a semiconductor device | |
| KR100589493B1 (en) | Method for fabricating gate oxide | |
| KR100527540B1 (en) | Method for forming isolations of semiconductor devices | |
| KR20070002896A (en) | Method of manufacturing semicondutor device | |
| KR100913056B1 (en) | Method for manufacturing a semiconductor device | |
| KR100271801B1 (en) | Manufacturing Method of Semiconductor Device | |
| KR100487641B1 (en) | Method for fabricating semiconductor device | |
| KR100741275B1 (en) | Method for fabrication of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110920 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |