KR20070002896A - Method of manufacturing semicondutor device - Google Patents
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Abstract
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1A to 1C are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 반도체기판 2a : 게이트 절연막1
2b : 게이트 도전막 2c : 게이트 하드마스크막 2b: gate
2d : 게이트 스페이서 2 : 게이트2d: gate spacer 2: gate
3 : p형 접합영역 4 : 층간절연막3: p-type junction region 4: interlayer insulating film
5 : 콘택홀 6 : 감광막패턴5: contact hole 6: photoresist pattern
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, PMOS 지역에서 접합영역의 콘택 저항을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving the contact resistance of the junction region in the PMOS region.
반도체 소자의 고집적화에 따라 소오스/드레인 접합영역에서의 콘택 크기는 감소하고 있으며, 접합영역의 깊이는 얕아(shallow)지고 있는 추세이고, 이에 따라, 접합영역과 비트라인 사이의 콘택저항이 점차 높아지고 있다. As semiconductor devices become highly integrated, the contact size in the source / drain junction region is decreasing, and the depth of the junction region is shallow. As a result, the contact resistance between the junction region and the bit line is gradually increasing. .
특히, 콘택 크기의 감소에 기인하는 접촉 면적의 감소로 인해 콘택 저항의 증가 문제는 더욱 심화되고 있는데, 이러한 경향에 부합해서 고집적 소자에서의 콘택 저항의 문제를 개선하기 위한 다양한 공정 기술들이 개발되고 있다. In particular, due to the decrease in contact area due to the decrease in contact size, the problem of increasing the contact resistance is intensified. In order to meet the trend, various process technologies have been developed to improve the problem of contact resistance in highly integrated devices. .
일례로, 150nm급 이하의 고집적 메모리 소자에서는 소오스/드레인 접합영역을 형성한 후, 상기 소오스/드레인 접합영역에 추가적인 이온주입을 수행하여 콘택저항을 확보하는 방법이 이용되고 있다. For example, a method of securing contact resistance by forming a source / drain junction region and then performing additional ion implantation in the source / drain junction region in a 150 nm or less highly integrated memory device is used.
일반적으로 상기 추가적인 이온주입은, 반도체 소자의 제조공정에서 소오스/드레인 접합영역을 노출시키는 콘택홀을 형성한 후, 콘택플러그를 형성하기 전에, 상기 노출된 소오스/드레인 접합영역 내에 접합영역의 도펀트와 동일한 타입의 도펀트를 추가적으로 이온주입하는 방식으로 이루어진다. In general, the additional ion implantation may include a dopant of a junction region in the exposed source / drain junction region after forming a contact hole for exposing a source / drain junction region in a semiconductor device manufacturing process and before forming a contact plug. This is done by additionally implanting dopants of the same type.
특히, PMOS 지역에서 콘택저항을 개선하기 위해 추가적으로 이온주입하는 도펀트로는 11B 또는 49BF2이 주로 사용된다.In particular, 11B or 49BF 2 is mainly used as an additional dopant for improving contact resistance in the PMOS region.
그러나, 상기 11B의 경우, 분자량이 작은 것과 관련하여, 채널링(Channeling) 효과를 억제하고 얕은 접합을 형성하기 위해서는 매우 낮은 에너지로 이온주입해야 한다. 이에 따라, 11B을 사용하는 경우 이온주입 시간이 매우 오래걸려, 양산성 및 쓰루-풋이 매우 떨어진다는 문제점이 있다.However, in the case of 11B, with respect to the low molecular weight, ion implantation must be performed at very low energy in order to suppress the channeling effect and form a shallow junction. Accordingly, when 11B is used, ion implantation takes a very long time, and there is a problem in that mass productivity and through-put are very low.
또한, 상기 49BF2의 경우, 상기 11B보다 분자량이 크므로 이온주입 에너지를 11B의 경우 보다 상대적으로 크게 할 수 있지만, 플루오린(F) 이온에서 기인하는 원치 않는 불순물 발생과 채널링 현상으로 인해 소자의 특성 및 균일성이 저하되는 문제가 있다. In addition, in the case of 49BF2, since the molecular weight is larger than that of 11B, the ion implantation energy can be relatively larger than in case of 11B, but the characteristics of the device due to unwanted impurities and channeling phenomena caused by fluorine (F) ions And uniformity is deteriorated.
그러므로, 접합영역의 콘택저항 확보를 위한 추가적인 이온주입시 11B 또는 49BF2을 이온주입 도펀트로 사용하는 경우에는, 전술한 바와 같은 문제점들로 인하여, 차세대 고집적 소자에서 요구되는 수준의 낮은 콘택 저항을 얻는데 어려움이 있다. Therefore, when 11B or 49BF2 is used as an ion implantation dopant for the additional ion implantation to secure the contact resistance of the junction region, it is difficult to obtain the low contact resistance level required for the next generation high integration device due to the problems described above. There is this.
최근에는, 상기 11B 또는 49BF2의 문제점들을 극복하기 위한 방안으로서, 분자량이 큰 B10H14를 추가적인 이온주입 도펀트로 사용하는 방법이 제안되었다. Recently, as a solution to overcome the problems of 11B or 49BF2, a method of using B10H14 having a high molecular weight as an additional ion implantation dopant has been proposed.
상기 B10H14를 사용하는 경우 11B와 비교하여 한 번에 주입되는 보론이온의 양이 증가하므로 양산성이 향상되고, 아울러, 이온주입시 이온주입 농도가 임계 농도(1E15원자/cm2) 이상이 되면 기판이 비정질화 되어 채널링 효과가 억제되므로, 얕은 접합영역 형성에 유리하다는 잇점이 있다. In the case of using B10H14, since the amount of boron ions injected at a time is increased compared to 11B, the productivity is improved, and when the ion implantation concentration is greater than the critical concentration (1E15 atom / cm2) at the time of ion implantation, the substrate is Since it is amorphous and the channeling effect is suppressed, there is an advantage that it is advantageous to form a shallow junction region.
그러나, 상기 B10H14의 경우 11B나 49BF2에 비해 한 번에 주입되는 보론이온의 양이 증가하기는 하지만 차세대 초고집적화 소자에서 요구되어지는 수준의 소자 특성 및 양산성을 확보하기에는 한계가 있다. 또한, 이온주입시 기판이 비정질화되는 임계 농도가 높아 채널링 현상을 억제하는 효과가 제한적이다.However, although the amount of boron ions injected at a time is increased in comparison to 11B or 49BF2 in the case of B10H14, there is a limit in securing device characteristics and mass production levels required in next generation ultra-high integration devices. In addition, since the critical concentration at which the substrate is amorphous during ion implantation is high, the effect of suppressing the channeling phenomenon is limited.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 접합영역의 콘택저항을 개선하기 위한 추가적인 이온주입을 수행함에 있어서 채널링 효과를 효율적으로 억제하고, 아울러, 양산성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, it is possible to efficiently suppress the channeling effect in performing additional ion implantation to improve the contact resistance of the junction region, and also to improve the mass productivity Its purpose is to provide a method for manufacturing a semiconductor device.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, PMOS 지역에서의 접합영역의 콘택 저항을 개선하기 위한 반도체 소자의 제조방법으로서, p형 접합영역을 포함한 PMOS가 형성되고, 상기 PMOS를 덮도록 층간절연막이 형성된 반도체기판을 제공하는 단계; 상기 층간절연막을 식각하여 p형 접합영역을 노출시키는 단계; 상기 노출된 p형 접합영역 내에 B18H22를 이온주입하는 단계; 및 상기 이온주입된 B18H22이 활성화되도록 기판 결과물을 어닐링하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object is a semiconductor device manufacturing method for improving the contact resistance of the junction region in the PMOS region, a PMOS including a p-type junction region is formed, Providing a semiconductor substrate having an interlayer insulating film formed to cover the PMOS; Etching the interlayer insulating film to expose a p-type junction region; Implanting B18H22 into the exposed p-type junction region; And annealing the substrate product to activate the ion implanted B18H22.
여기서, 상기 B18H22를 이온주입하는 단계는 20∼70keV의 에너지 및 5E13∼5E14의 원자/㎠ 도우즈로 수행한다. Herein, the ion implantation of B18H22 is performed with an energy of 20 to 70 keV and an atom /
상기 기판 결과물을 어닐링하는 단계는 RTP 방식 또는 스파이크-RTP 방식으로 수행한다.The annealing of the substrate result is performed in an RTP method or a spike-RTP method.
여기서, 상기 RTP 방식의 어닐링은 상기 B18H22을 이온주입한 기판 결과물이 장입된 챔버의 온도를 400∼800℃로 올려주는 제1단계; 상기 400∼800℃ 온도에서 10∼500sec 동안 유지시키는 제2단계; 상기 제2단계가 수행된 챔버의 온도를 10∼100℃/sec의 속도로 800∼1200℃까지 온도를 올려주는 제3단계; 상기 800∼1200℃ 온도에서 5∼50sec 동안 유지시키는 제4단계; 상기 제4단계가 수행된 챔버의 온도를 10∼100℃/sec의 속도로 400∼800℃까지 낮춰주는 제5단계; 상기 400∼800℃ 온도에서 1∼500sec 동안 유지시키는 제6단계; 및 상기 제6단계가 수행된 챔버의 온도를 상온으로 낮춰주는 제7단계로 구성된다.Here, the RTP annealing is a first step of raising the temperature of the chamber in which the substrate product into which the B18H22 is ion implanted is loaded to 400 to 800 ° C .; A second step of holding at 400 to 800 ° C. for 10 to 500 sec; A third step of raising the temperature of the chamber in which the second step is performed to 800 to 1200 ° C. at a rate of 10 to 100 ° C./sec; A fourth step of maintaining at 800 to 1200 ° C. for 5 to 50 seconds; A fifth step of lowering the temperature of the chamber in which the fourth step is performed to 400 to 800 ° C. at a rate of 10 to 100 ° C./sec; A sixth step of maintaining at a temperature of 400 to 800 ° C. for 1 to 500 sec; And a seventh step of lowering the temperature of the chamber where the sixth step is performed to room temperature.
한편, 상기 스파이크-RTP 방식의 어닐링은 상기 B18H22을 이온주입한 기판 결과물이 장입된 챔버의 온도를 500∼800℃로 올려주는 제1단계; 상기 500∼800℃ 온도에서 10∼500sec 동안 유지시키는 제2단계; 상기 제2단계가 수행된 챔버의 온도를 50∼300℃/sec의 속도로 800∼1300℃까지 올려주는 제3단계; 상기 800∼1300℃ 온도에서 1∼3sec 동안 유지시키는 제4단계; 상기 제4단계가 수행된 챔버의 온도를 30∼200℃/sec의 속도로 500∼800℃까지 낮춰주는 제5단계; 상기 500∼800℃ 온도에서 1∼500sec 동안 유지시키는 제6단계; 및 상기 제6단계가 수행된 챔버의 온도를 상온으로 낮춰주는 제7단계로 구성된다. On the other hand, the spike-RTP annealing is a first step of raising the temperature of the chamber in which the substrate product into which the B18H22 is ion implanted is charged to 500 ~ 800 ℃; A second step of maintaining at 500 to 800 ° C. for 10 to 500 sec; A third step of raising the temperature of the chamber in which the second step is performed to 800 to 1300 ° C. at a rate of 50 to 300 ° C./sec; A fourth step of holding at 800 to 1300 ° C. for 1 to 3 seconds; A fifth step of lowering the temperature of the chamber in which the fourth step is performed to 500 to 800 ° C. at a rate of 30 to 200 ° C./sec; A sixth step of maintaining at 500 to 800 ° C. for 1 to 500 sec; And a seventh step of lowering the temperature of the chamber where the sixth step is performed to room temperature.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1A to 1C are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 게이트(2)와 p형 접합영역(3)을 포함한 PMOS 영역을 덮도록 층간절연막(4)이 형성된 반도체기판(1)을 마련한다. 여기서, 미설명된 도면부호 2a, 2b, 2c 및 2d는 각각 게이트 절연막(2a), 게이트 도전막(2b), 게이트 하드마스크막(2c) 및 게이트 스페이서(2d)를 가리킨다.Referring to FIG. 1A, a
도 1b를 참조하면, 상기 층간절연막(4) 상에 비트라인 콘택 형성영역을 한정하는 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴(미도시)을 식각장벽으로 이용해서 층간절연막(4)을 식각하여 접합영역(3)을 노출시키는 콘택홀(5)을 형성한다. 이때, 도 1b에 도시된 바와 같이, PMOS의 p형 접합영역(3)을 노출시키는 콘택 홀(5)이 형성됨과 아울러, 도시되지는 않았지만, NMOS의 n형 접합영역을 노출시키는 콘택홀도 형성된다. Referring to FIG. 1B, after a photoresist pattern (not shown) defining a bit line contact formation region is formed on the
다음으로, 상기 감광막패턴(미도시)을 제거한 후, PMOS 영역의 p형 접합영역(3)을 선택적으로 노출시키는 또 다른 감광막패턴(6)을 형성한다. 그런 후에, 상기 p형 접합영역(3)의 콘택 저항이 감소되도록, 상기 감광막패턴(6)을 이온주입 장벽으로 이용해서, 상기 p형 접합영역(3) 내에 B18H22를 이온주입한다.Next, after removing the photoresist pattern (not shown), another
여기서, 상기 B18H22를 이온주입하는 단계는 20∼70keV의 에너지 및 5E13∼5E14의 원자/㎠ 도우즈로 수행한다. Herein, the ion implantation of B18H22 is performed with an energy of 20 to 70 keV and an atom /
본 발명에서는, PMOS 영역에서 접합영역의 콘택저항을 감소시키기 위한 추가적인 이온주입 공정의 도펀트로서 크러스터(cluster) 형태의 B18H22를 사용한다. 상기 B18H22를 사용하는 경우, 이온주입시 한번에 이온주입되는 이온의 양이 종래 11B 또는 49BF2에 비해 18배, B10H14에 비해 2배 정도 증가하므로, 양산성 및 쓰루-풋이 크게 향상된다. In the present invention, B18H22 in the form of a cluster is used as a dopant in an additional ion implantation process to reduce the contact resistance of the junction region in the PMOS region. In the case of using the B18H22, since the amount of ions implanted at the time of ion implantation is increased by 18 times compared to the conventional 11B or 49BF2, and about 2 times compared to B10H14, mass productivity and through-put are greatly improved.
또한, 본 발명에서와 같이, B18H22를 추가적인 이온주입의 도펀트로 사용하는 경우, 이온주입시 기판이 비정질화됨으로써, 채널링 현상이 효과적으로 억제된다. 종래의 B10H14의 경우는 약 1E15원자/cm2의 농도 이상일 때 기판이 비정질화 되었지만, 본 발명에서 사용한 B18H22의 경우 종래 B10H14에 비해 낮은 임계 농도에서 기판의 비정질화가 이루어지므로, 이에 따라, 채널링 현상 억제 효과가 더욱 증대된다. In addition, as in the present invention, when B18H22 is used as a dopant for additional ion implantation, the substrate becomes amorphous during ion implantation, thereby effectively suppressing channeling phenomenon. In the case of the conventional B10H14, the substrate was amorphous when the concentration was greater than about 1E15 atoms / cm2. However, in the case of B18H22 used in the present invention, the substrate was amorphous at a lower critical concentration than the conventional B10H14. Is further increased.
그러므로, 본 발명과 같이, PMOS 영역에서 접합영역의 콘택저항을 감소시키 기 위한 추가적인 이온주입의 도펀트로서 B18H22를 사용하는 경우, 작은 양의 이온주입 도우즈로도 고농도의 얕은 접합영역을 형성할 수 있다. Therefore, as in the present invention, when B18H22 is used as an additional ion implantation dopant for reducing the contact resistance of the junction region in the PMOS region, even a small amount of ion implantation dose can form a high concentration shallow junction region. have.
실례로, 종래 11B의 경우 상기 추가적인 이온주입 공정시 1E16원자/cm2의 이온주입 도우즈가 요구되었지만, 본 발명의 B18H22는 5.6E14원자/cm2의 도우즈만으로도 목적하는 바 콘택 저항 개선 효과를 얻을 수 있다. 이에 따라, 본 발명의 방법은 차세대 고집적 소자에서 접합영역의 콘택 저항을 개선시키는 방법으로 용이하게 적용할 수 있다. For example, in the case of the conventional 11B, an ion implantation dose of 1E16 atoms /
도 1c를 참조하면, 감광막패턴(6)이 제거된 상태에서, 상기 이온주입된 B18H22이 활성화되도록 기판 결과물을 어닐링한다. Referring to FIG. 1C, the substrate resultant is annealed to activate the ion implanted B18H22 while the
여기서, 상기 기판 결과물의 어닐링은 RTP 방식 또는 스파이크-RTP 방식으로 수행한다.Here, the annealing of the substrate result is performed by the RTP method or the spike-RTP method.
이때, 상기 RTP 방식의 어닐링은 상기 B18H22을 이온주입한 기판 결과물이 장입된 챔버의 온도를 400∼800℃로 올려주는 제1단계와, 상기 400∼800℃ 온도에서 10∼500sec 동안 유지시키는 제2단계와, 상기 제2단계가 수행된 챔버의 온도를 10∼100℃/sec의 속도로 800∼1200℃까지 온도를 올려주는 제3단계와, 상기 800∼1200℃ 온도에서 5∼50sec 동안 유지시키는 제4단계와, 상기 제4단계가 수행된 챔버의 온도를 10∼100℃/sec의 속도로 400∼800℃까지 낮춰주는 제5단계와, 상기 400∼800℃ 온도에서 1∼500sec 동안 유지시키는 제6단계와, 상기 제6단계가 수행된 챔버의 온도를 상온으로 낮춰주는 제7단계로 구성된다.In this case, the RTP annealing is a first step of raising the temperature of the chamber into which the substrate product into which the B18H22 is ion-implanted is charged at 400 to 800 ° C., and a second to be maintained at the temperature of 400 to 800 ° C. for 10 to 500 sec. And a third step of raising the temperature of the chamber in which the second step is performed to 800 to 1200 ° C. at a rate of 10 to 100 ° C./sec, and maintaining the temperature at the 800 to 1200 ° C. for 5 to 50 seconds. The fourth step and the fifth step of lowering the temperature of the chamber in which the fourth step is performed to 400 to 800 ° C. at a rate of 10 to 100 ° C./sec, and maintaining the temperature at the temperature of 400 to 800 ° C. for 1 to 500 sec. And a seventh step of lowering the temperature of the chamber in which the sixth step is performed to room temperature.
한편, 상기 스파이크-RTP 방식의 어닐링은 상기 B18H22을 이온주입한 기판 결과물이 장입된 챔버의 온도를 500∼800℃로 올려주는 제1단계와, 상기 500∼800℃ 온도에서 10∼500sec 동안 유지시키는 제2단계와, 상기 제2단계가 수행된 챔버의 온도를 50∼300℃/sec의 속도로 800∼1300℃까지 올려주는 제3단계와, 상기 800∼1300℃ 온도에서 1∼3sec 동안 유지시키는 제4단계와, 상기 제4단계가 수행된 챔버의 온도를 30∼200℃/sec의 속도로 500∼800℃까지 낮춰주는 제5단계와, 상기 500∼800℃ 온도에서 1∼500sec 동안 유지시키는 제6단계와, 상기 제6단계가 수행된 챔버의 온도를 상온으로 낮춰주는 제7단계로 구성된다. On the other hand, the spike-RTP annealing is a first step of raising the temperature of the chamber in which the substrate product into which the B18H22 is ion implanted is charged to 500 to 800 ° C., and maintained at the temperature of 500 to 800 ° C. for 10 to 500 sec. And a third step of raising the temperature of the chamber in which the second step and the second step are performed to 800 to 1300 ° C. at a rate of 50 to 300 ° C./sec, and maintaining the temperature at the temperature of 800 to 1300 ° C. for 1 to 3 seconds. The fourth step and the fifth step of lowering the temperature of the chamber in which the fourth step was performed to 500 to 800 ° C. at a rate of 30 to 200 ° C./sec, and maintaining the temperature at the temperature of 500 to 800 ° C. for 1 to 500 sec. And a seventh step of lowering the temperature of the chamber in which the sixth step is performed to room temperature.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.Thereafter, although not shown, the semiconductor device of the present invention is completed by performing a known subsequent process.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은, PMOS 영역에서 접합영역의 콘택저항을 감소시키기 위한 추가적인 불순물 이온주입시, 도펀트로서 크러스터(cluster) 형태의 B18H22를 사용함으로써, 양산성이 크게 향상되고 채널링 현상과 도펀트 확산 현상이 효과적으로 억제된다. 이에 따라, 본 발명에서는, 제품의 쓰루-풋(through-put)이 종래 11B 또는 49BF2를 사용하는 경우에 비해 18배, B10H14를 사용하는 경우에 비해서는 2배 정도 향상되는 효과를 얻을 수 있다. As described above, in the present invention, when additional impurity ions are implanted to reduce the contact resistance of the junction region in the PMOS region, mass production is greatly improved and the channeling phenomenon and the dopant are improved by using the cluster type B18H22 as a dopant. Diffusion phenomenon is effectively suppressed. Accordingly, in the present invention, the through-put of the product can be improved by about 18 times compared to the case of using 11B or 49BF2, and about 2 times as compared to the case of using B10H14.
아울러, 본 발명에서는, 종래 B10H14를 사용하는 경우에 비해 이온주입시 낮은 임계 농도에서 기판이 비정질화 되는 것과 관련하여 채널링 현상 억제 효과가 더욱 증대되므로, 소자의 신뢰성 및 수율이 향상되는 효과를 얻을 수 있다. In addition, in the present invention, since the effect of inhibiting channeling phenomenon is further increased in connection with the amorphous phase of the substrate at a low concentration when ion implantation, compared with the case of using the conventional B10H14, it is possible to obtain the effect of improving the reliability and yield of the device. have.
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