KR100487641B1 - Method for fabricating semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 소자분리막이 형성된 반도체기판의 상부에 게이트절연막과 비도핑폴리실리콘층을 차례로 형성하는 단계; 상기 비도핑폴리실리콘층의 일부에 이온주입하여 게이트전극영역을 형성한 후 전체구조의 상면에 하드마스크층을 형성하는 단계; 상기 하드마스크층 일부와 상기 게이트전극영역을 제외한 나머지 비도핑 폴리실리콘층부분과 게이트절연막을 제거하여 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 반도체기판상에 산화막과 질화막을 형성하는 단계; 상기 산화막과 질화막을 선택적으로 제거하여 상기 게이트전극 측면에 스페이서를 형성하는 단계; 상기 스페이서 양측의 반도체기판에 불순물을 이온주입하여 소오스/드레인영역을 형성하는 단계; 및 스파이크 RTA를 수행하여 상기 소오스/드레인영역 아래에 결함 집합구역을 형성하는 단계를 포함하여 구성된다.The present invention relates to a method for manufacturing a semiconductor device, comprising the steps of sequentially forming a gate insulating film and an undoped polysilicon layer on an upper portion of a semiconductor substrate on which a device isolation film is formed; Forming a gate electrode region by ion implantation into a portion of the undoped polysilicon layer, and then forming a hard mask layer on an upper surface of the entire structure; Forming a gate electrode by removing a portion of the hard mask layer, a portion of the non-doped polysilicon layer except for the gate electrode region, and a gate insulating layer; Forming an oxide film and a nitride film on the semiconductor substrate including the gate electrode; Selectively removing the oxide film and the nitride film to form a spacer on the side of the gate electrode; Forming a source / drain region by implanting impurities into the semiconductor substrates on both sides of the spacer; And performing a spike RTA to form a defect collection region under the source / drain region.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 스파이크 RTP(Rapid Thermal Processing)를 이용하여 P+ 도판트에 의해 유발되는 결함층의 확산을 억제할 수 있는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of suppressing diffusion of a defect layer caused by a P + dopant using spike RTP (Rapid Thermal Processing). .
일반적으로 1칩화된 반도체회로는, 서로 다른 전원에서 서로 다른 기능으로 동작하는 다수의 회로가 동일한 반도체기판에서 본래의 기능과 성능이 유지되도록 형성되어야 한다. In general, a single-chip semiconductor circuit should be formed such that a plurality of circuits that operate with different functions at different power sources maintain their original functions and performance on the same semiconductor substrate.
즉, 동일한 반도체기판상에 서로 다른 구동전압을 갖도록 트랜지스터를 구성해야 하며, 이를 구현하기 위해서는 소자들의 문턱전압을 서로 다르게 조절해야 한다.In other words, the transistors must be configured to have different driving voltages on the same semiconductor substrate, and to implement this, threshold voltages of the devices must be adjusted differently.
이에 따라, 반도체 메모리소자의 입력/출력단자 부위와 실질적으로 로직을 동작하는 코어부위의 동작전압이 각기 다르게 요구되는 경우 문턱전압값이 다른 PMOS채널과 NMOS채널이 함께 형성되는 듀얼게이트가 필요하다.Accordingly, when an operation voltage of an input / output terminal portion of a semiconductor memory device and a core portion substantially operating logic is required differently, a dual gate is required in which a PMOS channel and an NMOS channel having different threshold voltages are formed together.
여기서는 상기 듀얼게이트를 적용한 예로서, 5족의 불순물이 도핑된 P+폴리실리콘층으로 구성된 PMOS소자의 형성방법을 설명한다.Here, as an example of applying the dual gate, a method of forming a PMOS device including a P + polysilicon layer doped with group 5 impurities will be described.
종래에는 폴리실리콘층내에 붕소(B11) 또는 이불화붕소(BF2)를 이온주입한 P+ 폴리실리콘층이 이용되었다.Conventionally, the P + polysilicon layer which ion-implanted boron (B11) or boron difluoride (BF2) in the polysilicon layer was used.
그러나, 상기 붕소(B11)는 입자의 크기가 작고 가벼우며 확산도가 뛰어나기 때문에, 후속의 열공정동안 게이트산화막내로 확산하여 게이트산화막의 특성을 저하시키고 반도체소자의 신뢰성을 떨어뜨리는 문제점이 있었다. However, since the boron (B11) is small in size, light in weight, and excellent in diffusivity, the boron (B11) has a problem that the diffusion of the boron (B11) into the gate oxide film during the subsequent thermal process to degrade the characteristics of the gate oxide film and to reduce the reliability of the semiconductor device.
이를 개선코자, 종래에는 상기 붕소(B11) 보다 확산도가 낮은 이불화붕소(BF2)를 이온주입하여 PMOS 반도체소자를 형성하였다.To improve this, conventionally, a PMOS semiconductor device was formed by ion implanting boron difluoride (BF2) having a lower diffusion than that of boron (B11).
한편, 매몰채널층을 갖는 PMOS트랜지스터는, P+ 소오스/드레인영역의 형성후의 후속 어닐링시 F19이온의 외부확산(out-diffusion)이 발생하여 단채널효과를 유발함으로써 펀치-쓰루 결함을 증가시키는 문제점이 있었다.On the other hand, a PMOS transistor having an buried channel layer has a problem of increasing punch-through defects by causing out-diffusion of F19 ions during subsequent annealing after formation of the P + source / drain region, thereby causing a short channel effect. there was.
이를 해결코자 P+소오스/드레인영역을 형성하기 위한 BF2의 이온주입시, F19의 가스방출을 위한 액티베이션을 감소시키면 이로 인한 결함 유발을 억제할 수 있어 전기적으로 보다 안정적인 트랜지스터를 구현할 수 있었다.In order to solve this problem, reducing ion activation for F19 gas release during the ion implantation of BF2 to form the P + source / drain region can suppress the occurrence of defects, thereby making it possible to implement a more stable transistor.
현재의 반도체소자는 폴리실리콘층과 스페이서 질화막사이에 산화막을 형성함으로써 채널길이확보용과 전극보호용으로 사용되고 있는 스페이서층에서 스페이서질화막과 폴리실리콘층의 스트레스 차이에서 유발되는 결함을 제거하고 있는데, 상기 산화막을 일정한 부분에 선택적으로 증착하는 것이 어렵다는 문제점이 있었다.In the current semiconductor device, an oxide film is formed between the polysilicon layer and the spacer nitride film to remove defects caused by the stress difference between the spacer nitride film and the polysilicon layer in the spacer layer used for securing channel length and protecting the electrode. There was a problem that it is difficult to selectively deposit in a certain portion.
또한, 상기 산화막상에 스페이서질화막 증착후 상기 스페이서질화막을 블랭킷식각하여 스페이서를 형성한 후, 이온주입공정을 수행하여 소오스/드레인영역을 형성하는데, 실리콘 용해도가 낮은 P-타입 계열의 도판트들이 갖게 되는 결함으로 인한 채널길이방향의 확산에 의해 채널길이가 감소하고 채널깊이방향의 확산에 의해 펀치가 발생하는 문제점이 있었다.In addition, after the spacer nitride film is deposited on the oxide layer, the spacer nitride film is blanket-etched to form a spacer, followed by an ion implantation process to form a source / drain region. P-type dopants having low silicon solubility have There is a problem that the channel length is reduced by the diffusion in the channel length direction due to the defect, and the punch is generated by the diffusion in the channel depth direction.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 고 램프비율의 스파이크 RTP를 이용하여 도판트의 외부확산을 방지할 수 있으며, 실리콘기판쪽에 결함집합지대(defect gathering zone)를 형성하여 결함을 최소화시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, it is possible to prevent the external diffusion of the dopant using a spike RTP of a high lamp ratio, the defect gathering zone (defect gathering zone) on the silicon substrate side It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of minimizing a defect by forming a semiconductor device.
상기 목적을 달성하기 위한 본 발명은, 소자분리막이 형성된 반도체기판의 상부에 게이트절연막과 비도핑폴리실리콘층을 차례로 형성하는 단계; 상기 비도핑폴리실리콘층의 일부에 이온주입하여 게이트전극영역을 형성한 후 전체구조의 상면에 하드마스크층을 형성하는 단계; 상기 하드마스크층 일부와 상기 게이트전극영역을 제외한 나머지 비도핑 폴리실리콘층부분과 게이트절연막을 제거하여 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 반도체기판상에 산화막과 질화막을 형성하는 단계; 상기 산화막과 질화막을 선택적으로 제거하여 상기 게이트전극 측면에 스페이서를 형성하는 단계; 상기 스페이서 양측의 반도체기판에 불순물을 이온주입하여 소오스/드레인영역을 형성하는 단계; 및 스파이크 RTA를 수행하여 상기 소오스/드레인영역 아래에 결함 집합구역을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.The present invention for achieving the above object, the step of sequentially forming a gate insulating film and an undoped polysilicon layer on top of the semiconductor substrate on which the device isolation film is formed; Forming a gate electrode region by ion implantation into a portion of the undoped polysilicon layer, and then forming a hard mask layer on an upper surface of the entire structure; Forming a gate electrode by removing a portion of the hard mask layer, a portion of the non-doped polysilicon layer except for the gate electrode region, and a gate insulating layer; Forming an oxide film and a nitride film on the semiconductor substrate including the gate electrode; Selectively removing the oxide film and the nitride film to form a spacer on the side of the gate electrode; Forming a source / drain region by implanting impurities into the semiconductor substrates on both sides of the spacer; And forming a defect aggregation region under the source / drain region by performing spike RTA.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정별 단면도이며, 도 3은 본 발명에 따른 반도체소자의 제조방법에 의한 경우의 무결함을 도시한 사진이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention, and FIG. 3 is a photograph showing defects in the method of manufacturing a semiconductor device according to the present invention.
먼저, 도 2a에 도시된 바와 같이, 소자분리막(100)이 형성된 실리콘기판(50)상에 이온주입을 실시하여 N-웰을 형성한 후, 문턱전압 제어를 위한 이온주입을 실시한다.First, as shown in FIG. 2A, an N-well is formed by performing ion implantation on the silicon substrate 50 on which the device isolation layer 100 is formed, and then ion implantation for threshold voltage control is performed.
그 다음, 상기 실리콘기판(50) 상부에 게이트절연막(120) 및, 듀얼 게이트형성을 위한 비도핑 폴리실리콘층(130a)을 차례로 증착한다.Next, a gate insulating film 120 and an undoped polysilicon layer 130a for dual gate formation are sequentially deposited on the silicon substrate 50.
상기 게이트산화막(120)은 희석 HF 및 SC-1 용액을 이용하여 상기 반도체기판의 표면을 세정하여 진행하는 단계와, 750 내지 800℃의 온도에서 수소 및 산소를 이용한 습식산화공정을 수행하는 단계와, 800 내지 950℃의 온도 및 질소가스 분위기에서 20 내지 30분동안 열처리 하여 40 내지 100Å두께로 형성하는 단계로 구성된다. The gate oxide film 120 is a step of cleaning the surface of the semiconductor substrate using a dilute HF and SC-1 solution, and performing a wet oxidation process using hydrogen and oxygen at a temperature of 750 ~ 800 ℃ and The heat treatment is performed for 20 to 30 minutes at a temperature of 800 to 950 ° C. and a nitrogen gas atmosphere to form 40 to 100 mm thick.
상기 SC-1 세정액은 유기물 및 파티클을 제거하는데 이용되며, 그 농도는 NH4OH : H2O2 : DIW = 1 : 1 : 5, 1 : 2 : 10, 1 : 5 : 50등으로 각 칩 제조업자의 공정에 맞게 비율을 선택하여 25 내지 80℃ 온도범위에서 사용한다.The SC-1 cleaning solution is used to remove organic matter and particles, and the concentration is NH 4 OH: H 2 O 2: DIW = 1: 1: 5, 1: 2: 10, 1: 5: 50, etc. to suit each chip manufacturer's process. Select a ratio and use it in the temperature range of 25 to 80 ℃.
이어서, 게이트 형성영역을 한정하는 제 1 마스크패턴(미도시)을 형성하고, 상기 제 1 마스크 패턴을 마스크로 하여 비도핑폴리실리콘층(130a)의 일부에 이불화붕소(BF2)를 이온주입하여 도핑폴리실리콘층인 게이트전극(130b)을 형성한다.Subsequently, a first mask pattern (not shown) defining a gate formation region is formed, and boron difluoride (BF 2 ) is ion-implanted into a portion of the undoped polysilicon layer 130a using the first mask pattern as a mask. As a result, a gate electrode 130b that is a doped polysilicon layer is formed.
그 다음, 상기 게이트전극(130b)을 포함한 비도핑폴리실리콘층(130a)의 상부에 WNx/W와 캡핑질화막(140)을 증착한다.Next, a WNx / W and a capping nitride layer 140 are deposited on the undoped polysilicon layer 130a including the gate electrode 130b.
이어서, 도 2b에 도시된 바와 같이, 상기 캡핑질화막(140)의 상부에 포토레지스트막(미도시)을 형성하고, 게이트 형성영역을 한정하기 위한 제 2 마스크패턴(미도시)을 이용하여 상기 포토레지스트막을 노광 및 현상함으로써 포토레지스트 패턴을 형성한다. Subsequently, as shown in FIG. 2B, a photoresist film (not shown) is formed on the capping nitride layer 140 and the photo is formed using a second mask pattern (not shown) for defining a gate formation region. The photoresist pattern is formed by exposing and developing the resist film.
그 다음, 상기 포토레지스트 패턴을 마스크로 하여 상기 비도핑폴리실리콘층(130a) 및 게이트절연막(120)을 차례로 식각하여 게이트(130b)를 형성한다.Next, the undoped polysilicon layer 130a and the gate insulating layer 120 are sequentially etched using the photoresist pattern as a mask to form a gate 130b.
이어서, 상기 포토레지스트 패턴을 제거한 후, 게이트 형성시 플라즈마 손상을 억제하고 상기 실리콘기판(50)을 보호하기 위해 스페이서용 산화막(150)을 형성한다.Subsequently, after removing the photoresist pattern, an oxide layer 150 for spacers is formed to suppress plasma damage and protect the silicon substrate 50 during gate formation.
이??, 상기 스페이서용 산화막(150)은 N2, O2 및 H2의 혼합가스분위기와 600∼750℃의 온도범위에서 저압화학기상증착법에 의해 100∼500Å두께로 형성한다.The spacer oxide film 150 is formed to a thickness of 100 to 500 Pa by a low pressure chemical vapor deposition method in a mixed gas atmosphere of N 2 , O 2 and H 2 and a temperature range of 600 to 750 ° C.
그 다음, 도 2c에 도시된 바와 같이, 상기 스페이서용 산화막(150)의 전체상부에 스페이서용 질화막(160)을 증착한 후 상기 스페이서용 질화막(160)을 선택적으로 블랭킷식각하여 게이트(130b)의 양측벽에 스페이서(160)를 형성한다.Next, as shown in FIG. 2C, after the spacer nitride layer 160 is deposited on the entire portion of the spacer oxide layer 150, the spacer nitride layer 160 is selectively blanket-etched to form the gate 130b. Spacers 160 are formed on both side walls.
이때, 상기 스페이서용 질화막(160)은, N2 퍼지(purge)후 850 내지 950℃의 온도범위에서 드라이 방식으로 N2가스를 이용하여 5∼20분 정도 어닐링을 수행함으로써 NH3 와 DCS를 이용하여 화학적기상증착법(CVD)으로 형성한다.In this case, the spacer nitride film 160 may be annealed for 5 to 20 minutes using N 2 gas in a dry manner at a temperature range of 850 to 950 ° C. after N 2 purge to use NH 3 and DCS. To form by chemical vapor deposition (CVD).
이어서, 상기 스페이서(160) 양측의 실리콘기판(50)상에 P+ 고농도의 불순물, 바람직하게 이불화붕소(BF2)를 이온주입하여 소오스/드레인영역(170)을 형성한다.Subsequently, a source / drain region 170 is formed by ion implantation of a high concentration of P +, preferably boron difluoride (BF 2 ), on the silicon substrate 50 on both sides of the spacer 160.
이때, 상기 불순물 이온주입은 5∼25 KeV의 이온주입에너지와 1E14∼1E15의 이온주입량으로 0°의 틸트각을 갖도록 진행한다.At this time, the impurity ion implantation proceeds to have a tilt angle of 0 ° with an ion implantation energy of 5 to 25 KeV and an ion implantation amount of 1E14 to 1E15.
그 다음, 도 2d에 도시된 바와 같이, 상기 소오스/드레인영역(170)이 형성된 실리콘기판(50)상에 고램프비율(100∼350℃/sec)인 스파이크 RTA(Rapid Thermal Annealing)을 수행하여 최종적인 소오스/드레인영역의 결함집합구역(180)을 형성한다.Next, as illustrated in FIG. 2D, a spike RTA (Rapid Thermal Annealing) having a high ramp ratio (100 to 350 ° C./sec) is performed on the silicon substrate 50 on which the source / drain regions 170 are formed. The defect set area 180 of the final source / drain region is formed.
이때, 상기 스파이크 RTA는 N2가스분위기에서, 램프-업 비율(Ramp-up rate)을 초당 150∼350℃범위의 온도상승으로 하고 공정진행온도를 950∼1250℃ 온도범위로 하여 0.3초 내지 5초 이내의 시간동안 진행한다.In this case, the spike RTA is 0.3 seconds to 5 with a ramp-up rate of 150 to 350 ° C. per second in a N 2 gas atmosphere and a process running temperature of 950 to 1250 ° C. Proceed for less than a second.
상기 N2가스분위기는 채널쪽의 붕소 재분포를 효과적으로 수행하고 또한 B11의 TED(Transient Enhanced Diffusion)를 최대한 억제하기 위한 것이다. 또한 N2첨가층을 통한 F19의 외부확산을 최대한 억제하여 결함형성을 감소시킨다.The N 2 gas atmosphere is to effectively perform redistribution of boron on the side of the channel and to suppress TED (Transient Enhanced Diffusion) of B11 as much as possible. In addition, it minimizes the external diffusion of F19 through the N 2 additional layer to reduce the defect formation.
또한, 상기 1000℃이상의 높은 온도는 격자내 P+ 유도 결함층을 용해시키기 위한 것이다.In addition, the high temperature of more than 1000 ℃ to dissolve the P + induced defect layer in the lattice.
이러한 스파이크 RTA과정을 수행함으로써, 도 3에 도시된 바와 같이 소오스/드레인영역의 결함발생이 방지되는 것을 알 수 있다.By performing this spike RTA process, it can be seen that defects in the source / drain regions are prevented as shown in FIG. 3.
상술한 바와 같이, 본 발명은 고램프비율의 열처리를 이용함으로써 PMOS소자의 소오스/드레인영역을 위한 이온주입불순물인 BF2에서 F19 도판트가 실리콘/산화막 계면이 아닌 실리콘기판 쪽으로 집합되도록 유도하고, 소오스/드레인영역에 결함을 유발시키는 F19 도판트의 외부확산을 억제할 수 있다는 효과가 있다.As described above, the present invention induces the F19 dopant to be collected toward the silicon substrate instead of the silicon / oxide layer interface at BF 2 , which is an ion implantation impurity for the source / drain regions of the PMOS device, by using a high lamp ratio heat treatment. There is an effect that it is possible to suppress the external diffusion of the F19 dopant causing a defect in the source / drain region.
또한, 고램프비율의 열처리를 이용함으로써 고온 열처리가 가능하므로 산화막 계면내에서는 저농도의 결함누적에 의한 낮은 전자포획밀도를 기대할 수 있다는 효과가 있다.In addition, since high-temperature heat treatment is possible by using a high lamp ratio heat treatment, there is an effect that low electron trap density can be expected due to low concentration of defect accumulation in the oxide film interface.
또한, 고에너지 이온주입에 의해 도판트가 측면방향으로 채널링하는 것을 방지하여 단채널효과를 효과적으로 억제함과 동시에 채널깊이방향으로의 확산을 억제하여 도판트 손실을 최소화할 수 있다는 효과가 있다.In addition, the dopant is prevented from channeling in the lateral direction by high energy ion implantation, thereby effectively suppressing the short channel effect and simultaneously suppressing diffusion in the channel depth direction, thereby minimizing the dopant loss.
또한, OED(Oxidation Enhanced Diffusion)와 TED(Transient Enhanced Diffusion)이 없는 소오스/드레인영역을 형성할 수 있고, 향후 디바이스 수축감소에 영향을 받지 않는 안정된 디바이스를 구현할 수 있다는 효과가 있다.In addition, it is possible to form a source / drain region without OED (Oxidation Enhanced Diffusion) and TED (Transient Enhanced Diffusion), and it is possible to implement a stable device that is not affected by device shrinkage reduction in the future.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
도 1은 종래기술에 따른 반도체소자의 제조방법에 의한 경우의 결함을 도시한 사진.1 is a photograph showing a defect in the case of the semiconductor device manufacturing method according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정별 단면도.2A to 2D are cross-sectional views of processes illustrating a method of manufacturing a semiconductor device according to the present invention.
도 3은 본 발명에 따른 반도체소자의 제조방법에 의한 경우의 무결함을 도시한 사진.3 is a photograph showing defects in the case of the method of manufacturing a semiconductor device according to the present invention.
(도면의 주요부분에 대한 부호설명)(Code description of main parts of drawing)
50 : 실리콘기판 100 : 소자분리막50: silicon substrate 100: device isolation film
120 : 게이트산화막 130a : 비도핑폴리실리콘막120 gate oxide film 130a undoped polysilicon film
130b : 도핑폴리실리콘막 140, 140a : 캡핑질화막130b: doped polysilicon film 140, 140a: capping nitride film
150, 150a : 스페이서산화막 160 : 스페이서질화막150, 150a: spacer oxide film 160: spacer nitride film
180 : 결함집합구역180: defect set area
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