KR101477606B1 - A method for forming a semiconductor structure - Google Patents

A method for forming a semiconductor structure Download PDF

Info

Publication number
KR101477606B1
KR101477606B1 KR1020130054966A KR20130054966A KR101477606B1 KR 101477606 B1 KR101477606 B1 KR 101477606B1 KR 1020130054966 A KR1020130054966 A KR 1020130054966A KR 20130054966 A KR20130054966 A KR 20130054966A KR 101477606 B1 KR101477606 B1 KR 101477606B1
Authority
KR
South Korea
Prior art keywords
well region
ion implantation
forming
concave groove
region
Prior art date
Application number
KR1020130054966A
Other languages
Korean (ko)
Other versions
KR20140090924A (en
Inventor
츠-윈 치우
키안 롱 유
지안 시앙 차이
섀넌 푸
Original Assignee
세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션
세미컨덕터 매뉴팩춰링 인터내셔널 (베이징) 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션, 세미컨덕터 매뉴팩춰링 인터내셔널 (베이징) 코포레이션 filed Critical 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션
Publication of KR20140090924A publication Critical patent/KR20140090924A/en
Application granted granted Critical
Publication of KR101477606B1 publication Critical patent/KR101477606B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 구조의 형성방법 및 반도체 구조를 제공한다. 본 발명의 반도체 구조의 형성방법은, 반도체 기판을 제1 활성 영역 및 제2 활성 영역으로 나누는 오목홈을 반도체 기판 내에 형성하는 단계; 오목홈의 측벽에 사이드윌을 형성하는 단계; 제1 활성 영역 내에 제1 웰 영역을 형성하고, 상기 제2 활성 영역 내에 제2 웰 영역을 형성하고, 상기 제1 웰 영역과 제2 웰 영역의 연결부에 공핍 영역을 형성하는 단계; 사이드윌 형성 후, 오목홈의 바닥부의 제1 웰 영역에서 제1 웰 영역의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 오목홈의 바닥부의 제2 웰 영역에서 제2 웰 영역의 유형과 같은 유형의 제2차 이온 주입을 진행하는 단계; 및 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계를 포함한다. 본 발명의 방법으로 격리구조의 크기를 줄일 수 있고, 나아가 격리구조가 칩에서 차지하는 면적을 줄일 수 있다. 또한 반도체 소자가 손상되지 않게 보호하도록 정전기 보호 회로를 비교적 쉽게 트리거할 수 있다.The present invention provides a method of forming a semiconductor structure and a semiconductor structure. A method of forming a semiconductor structure of the present invention includes the steps of forming a recessed groove in a semiconductor substrate dividing a semiconductor substrate into a first active region and a second active region; Forming a side wedge on the side wall of the concave groove; Forming a first well region within the first active region, forming a second well region within the second active region, and forming a depletion region at the junction of the first well region and the second well region; After the formation of side wirings, a first type of ion implantation of the same type as that of the first well region in the first well region of the bottom of the recessed groove is carried out, and the type of the second well region in the second well region of the bottom of the recessed groove ≪ / RTI > proceeding a second type of ion implantation of the same type as; And filling the dielectric layer in the concave groove after the ion implantation to form the isolation structure. The size of the isolation structure can be reduced by the method of the present invention, and further, the area occupied by the isolation structure in the chip can be reduced. In addition, the static protection circuit can be relatively easily triggered to protect the semiconductor device from damage.

Description

반도체 구조의 형성방법{A METHOD FOR FORMING A SEMICONDUCTOR STRUCTURE}METHOD FOR FORMING A SEMICONDUCTOR STRUCTURE [0002]

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 구조의 형성방법 및 반도체 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technique, and more particularly, to a semiconductor structure forming method and a semiconductor structure.

반도체 기술의 끊임없는 발전에 따라, 칩 상의 반도체 소자의 크기 또한 갈수록 작아지고 있다. 이와 상응하여, 반도체 소자를 격리하는 격리구조도 끊임없이 축소되어야만 한다. 특허번호 US6171910B1인 미국 특허 문헌에서는 반도체 소자의 크기를 축소하는 방법을 공개하고 있다.With the continuous development of semiconductor technology, the size of semiconductor devices on a chip is also becoming smaller. Correspondingly, isolation structures for isolating semiconductor devices must also be constantly shrunk. US Patent No. 6,171,910 B1 discloses a method of reducing the size of a semiconductor device.

도 1 내지 도 3을 참고하면, 종래의 반도체 구조에서의 셀로우 트렌치 격리구조의 제조 방법은 다음과 같다.Referring to FIGS. 1 to 3, a method of fabricating a cellrow trench isolation structure in a conventional semiconductor structure is as follows.

도 1을 참고하면, 반도체 기판(100)을 제공하고, 상기 반도체 기판 상에 오목홈(102)을 형성한다.Referring to FIG. 1, a semiconductor substrate 100 is provided, and concave grooves 102 are formed on the semiconductor substrate.

도 2를 참고하면, 상기 오목홈(102) 내부와 기판(100)의 표면에 유전체층을 형성하고, 오목홈(102)의 표면보다 높은 유전체층을 제거하여, 셀로우 트렌치 격리구조(104)(STI)를 형성한다. 셀로우 트렌치 격리구조(104)를 형성한 후, 상기 셀로우 트렌치 격리구조(104) 양측의 기판 내에 각각 이온을 주입하여, N-웰 영역(105)과 P-웰 영역(106)을 형성한다.Referring to FIG. 2, a dielectric layer is formed on the surface of the substrate 100 and the inside of the concave groove 102 to remove a dielectric layer higher than the surface of the concave groove 102, thereby forming a cell row trench isolation structure 104 ). After the cell row trench isolation structure 104 is formed, ions are implanted into the substrate on both sides of the cell row trench isolation structure 104 to form an N-well region 105 and a P-well region 106 .

도 3을 참고하면, N-웰 영역(105)과 P-웰 영역(106)을 형성한 후, N-웰 영역(105)에 P형의 소스 전극(108)과 드레인 전극(109)이 형성되어 있는 PMOS트랜지스터(107)를 형성한다. P-웰 영역(106)에는 N형의 소스 전극(111)과 드레인 전극(112)이 형성되어 있는 NMOS트랜지스터(110)를 형성한다.3, after the N-well region 105 and the P-well region 106 are formed, a P-type source electrode 108 and a drain electrode 109 are formed in the N-well region 105 The PMOS transistor 107 is formed. In the P-well region 106, an NMOS transistor 110 in which an N-type source electrode 111 and a drain electrode 112 are formed is formed.

종래 기술에서의 셀로우 트렌치 격리구조는 더 이상 축소할 수가 없으며, 칩에서 차지하는 면적이 비교적 크다.The cellrow trench isolation structure in the prior art can no longer be reduced, and the area occupied by the chip is relatively large.

본 발명이 해결하고자 하는 기술적 문제는, 종래 기술에서의 셀로우 트렌치 격리구조는 더 이상 축소할 수 없고, 칩에서 차지하는 면적이 비교적 크다는 점이다.The technical problem to be solved by the present invention is that the cellrow trench isolation structure in the prior art can not be further reduced and the area occupied by the chip is relatively large.

상기 문제를 해결하기 위하여, 본 발명은, 반도체 기판을 제공함과 동시에, 상기 반도체 기판을 제1 활성 영역 및 제2 활성 영역으로 나누는 오목홈을 반도체 기판 내에 형성하는 단계; 상기 오목홈의 측벽에 사이드윌(side will)을 형성하는 단계; 상기 제1 활성 영역 내에 제1 웰 영역을 형성하고, 상기 제2 활성 영역 내에 제2 웰 영역을 형성하고, 상기 제1 웰 영역과 제2 웰 영역의 연결부에 공핍 영역을 형성하는 단계; 사이드윌 형성 후, 상기 오목홈의 바닥부의 제1 웰 영역에서 제1 웰 영역의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 상기 오목홈의 바닥부의 제2 웰 영역에서 제2 웰 영역의 유형과 같은 유형의 제2차 이온 주입을 진행하는 단계; 및 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계를 포함하는 반도체 구조의 형성방법을 제공한다.In order to solve the above problems, the present invention provides a method of manufacturing a semiconductor device, comprising: forming a recessed groove in a semiconductor substrate, the recessed recess dividing the semiconductor substrate into a first active region and a second active region; Forming a side will on a side wall of the concave groove; Forming a first well region within the first active region, forming a second well region within the second active region, and forming a depletion region at a junction of the first well region and the second well region; After the formation of side wirings, a first type of ion implantation of the same type as the first well region in the first well region of the bottom of the recessed groove is performed, and a second ion implantation in the second well region of the bottom of the recessed groove Conducting a second type of ion implantation of the same type as that of the second type; And filling the dielectric layer in the concave groove after the ion implantation to form the isolation structure.

선택적으로, 상기 오목홈의 바닥부의 제1 웰 영역에서 제1차 이온 주입을 진행하는 단계는, 상기 기판과 오목홈으로 형성된 표면에 패턴화된 제1 마스크층을 형성하여, 제1차 이온 주입 영역을 정의하는 단계; 상기 패턴화된 제1 마스크층을 마스크로 하여, 제1차 이온 주입을 진행하는 단계; 및 제1차 이온 주입 후, 패턴화된 제1 마스크층을 제거하는 단계를 포함한다.Alternatively, the step of advancing the first ion implantation in the first well region of the bottom of the recess may include forming a patterned first mask layer on the surface of the substrate and the concave groove, Defining a region; Performing a first ion implantation using the patterned first mask layer as a mask; And removing the patterned first mask layer after the first ion implantation.

선택적으로, 상기 오목홈의 바닥부의 제2 웰 영역에서 제2차 이온 주입을 진행하는 단계는, 상기 기판과 오목홈으로 형성된 표면에 패턴화된 제2 마스크층을 형성하여, 제2차 이온 주입 영역을 정의하는 단계; 상기 패턴화된 제2 마스크층을 마스크로 하여, 제2차 이온 주입을 진행하는 단계; 및 제2차 이온 주입 후, 패턴화된 제2 마스크층을 제거하는 단계를 포함한다.Optionally, the step of performing the second ion implantation in the second well region of the bottom of the recessed groove may include forming a patterned second mask layer on the surface formed with the substrate and the recessed groove, Defining a region; Performing a second ion implantation using the patterned second mask layer as a mask; And removing the patterned second mask layer after the second ion implantation.

선택적으로, 상기 제1차 이온 주입의 농도는 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작다.Optionally, the concentration of the primary ion implantation is less than the ion implantation concentration when the isolation structure is broken.

선택적으로, 상기 제1차 이온 주입 농도는 1×1014atom/cm2보다 작다.Optionally, the first ion implantation concentration is less than 1 x 10 14 atoms / cm 2 .

선택적으로, 상기 제2차 이온 주입 농도는 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작다.Optionally, the secondary ion implantation concentration is less than the ion implantation concentration when the isolation structure is broken.

선택적으로, 상기 제2차 이온 주입 농도는 1×1014atom/cm2보다 작다.Optionally, the second ion implantation concentration is less than 1 x 10 14 atoms / cm 2 .

선택적으로, 상기 사이드윌의 재료는 산화규소 또는 질화규소이다.Optionally, the material of the sidewall is silicon oxide or silicon nitride.

선택적으로, 상기 사이드윌의 형성방법은, 상기 오목홈 표면에 사이드윌의 재료층을 증착하는 단계; 및 상기 사이드윌의 재료층에 대해 에치백을 진행하는 단계를 포함한다.[0301] Optionally, the method of forming the sidewall comprises: depositing a layer of material of the sidewall on the concave groove surface; And advancing an etch-back to the material layer of the side wil.

선택적으로, 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하기 전에 상기 사이드윌을 제거하는 단계를 더 포함한다.Optionally, after the ion implantation, filling the dielectric layer in the recessed recess to remove the side weir before forming the isolation structure.

선택적으로, 상기 사이드윌을 제거하는 방법은 습식 부식이다.Optionally, the method of removing the sidewall is wet corrosion.

선택적으로, 상기 반도체 기판 상에 오목홈을 형성하기 전에 차단층이 형성된 패드산화층을 상기 기판 상에 형성하는 단계를 더 포함한다.Alternatively, the method further comprises forming a pad oxide layer on the substrate, on which the barrier layer is formed, before forming the recessed groove on the semiconductor substrate.

선택적으로, 상기 패드산화층의 재료는 산화규소이며, 상기 차단층의 재료는 질화규소이다.[0301] Optionally, the material of the pad oxide layer is silicon oxide and the material of the barrier layer is silicon nitride.

선택적으로, 상기 오목홈의 측벽에 사이드윌을 형성하기 전에 상기 오목홈의 표면에 산화규소층을 형성하는 단계를 더 포함한다.Optionally, the step of forming a silicon oxide layer on the surface of the concave groove before forming the side wil on the side wall of the concave groove.

선택적으로, 상기 산화규소층의 형성방법은 열산화법이다.Alternatively, the method of forming the silicon oxide layer is a thermal oxidation method.

선택적으로, 상기 유전체층의 재료는 산화규소이다.Optionally, the material of the dielectric layer is silicon oxide.

선택적으로, 상기 반도체 기판 상에 오목홈을 형성하는 방법은, 상기 반도체 기판 상에 패턴화된 제3 마스크층을 형성하여, 오목홈의 위치를 정의하는 단계; 및 상기 패턴화된 제3 마스크층을 마스크로 하여 반도체 기판에 대해 식각을 진행하는 단계를 포함한다.Alternatively, a method of forming a concave groove on the semiconductor substrate may include: forming a patterned third mask layer on the semiconductor substrate to define a position of the concave groove; And etching the semiconductor substrate using the patterned third mask layer as a mask.

본 발명은, 오목홈을 구비한 반도체 기판; 오목홈 측벽에 위치하는 사이드윌; 제1 활성 영역 내에 위치하는 제1 웰 영역; 제2 활성 영역 내에 위치하는 제2 웰 영역; 및 상기 오목홈에 충전된 유전체층을 포함하고, 상기 오목홈의 한쪽에 있는 반도체 기판은 제1 활성 영역이고, 상기 오목홈의 다른 한쪽에 있는 반도체 기판은 제2 활성 영역이며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 오목홈의 바닥부의 연결부에 공핍 영역을 형성하고, 상기 오목홈의 바닥부의 제1 웰 영역의 이온 농도가 제1 웰 영역 기타 위치의 농도보다 크고, 상기 오목홈의 바닥부의 제2 웰 영역의 이온 농도가 제2 웰 영역 기타 위치의 농도보다 큰 반도체 구조를 더 제공한다.The present invention provides a semiconductor device comprising: a semiconductor substrate having a concave groove; Sidewill positioned on the side wall of the concave groove; A first well region located within the first active region; A second well region located within a second active region; And a dielectric layer filled in the concave groove, wherein the semiconductor substrate on one side of the concave groove is a first active region, the semiconductor substrate on the other side of the concave groove is a second active region, And the second well region is formed with a depletion region at the connection portion of the bottom of the concave groove and the ion concentration of the first well region at the bottom of the concave groove is larger than the concentration of the other portion of the first well region, And the ion concentration of the second well region of the bottom portion is larger than the concentration of the second well region and other positions.

종래 기술과 비교하면, 본 발명의 기술 방안은 다음과 같은 장점을 가진다.Compared with the prior art, the technical solution of the present invention has the following advantages.

상기 오목홈의 바닥부의 제1 웰 영역에서 제1 웰 영역의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 상기 오목홈의 바닥부의 제2 웰 영역에서 제2 웰 영역의 유형과 같은 유형의 제2차 이온 주입을 진행함으로써, 오목홈의 바닥부의 제1 웰 영역과 제2 영역의 이온 주입 농도를 모두 증가시켜, 제1 웰 영역과 제2 웰 영역이 오목홈의 바닥부에서 형성한 공핍 영역의 폭을 감소시킨다. 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성한다. 그 다음, 상기 격리구조의 양측에 드레인 전극과 소스 전극을 형성하는데, 여기서 드레인 전극은 제1 웰 영역 내에서 형성된 상기 격리구조와 인접하는 트랜지스터의 드레인 전극이며, 상기 소스 전극은 제2 웰 영역 내에서 상기 격리구조와 인접하는 트랜지스터의 소스 전극이다.A first type of ion implantation of the same type as that of the first well region in the first well region of the bottom of the recessed groove is carried out and a second ion implantation of the same type as the second well region in the second well region of the bottom of the recessed groove, The ion implantation concentration of the first well region and the second region in the bottom portion of the concave groove is increased so that the first well region and the second well region are formed at the bottom of the concave groove Thereby reducing the width of the depletion region. After the ion implantation, the dielectric layer is filled in the concave groove to form the isolation structure. Next, a drain electrode and a source electrode are formed on both sides of the isolation structure, wherein the drain electrode is a drain electrode of the transistor adjacent to the isolation structure formed in the first well region, and the source electrode is formed in the second well region The source electrode of the transistor adjacent to the isolation structure.

상기 격리구조의 크기를 축소하면, 상기 격리구조 양측의 드레인 전극과 소스 전극 간의 거리도 상응하게 축소되나, 상기 격리구조의 크기를 축소하는 상황에서, 소스 전극 또는 드레인 전극에 전압을 인가하여도, 소스 전극, 드레인 전극과 동일 유형의 웰 영역 간의 펀치스루(punchthrough)는 발생하지 않는다. 즉, 제1 웰 영역에 있는 드레인 전극은 제2 웰 영역과 펀치스루가 발생하지 않고, 제2 웰 영역에 있는 소스 전극은 제1 웰 영역과 펀치스루가 발생하지 않는다. 따라서, 상기 오목홈의 바닥부에 대해 상기 이온 주입을 진행할 경우, 상기 격리구조의 크기를 축소할 수 있어, 칩 상에서 상기 격리구조가 차지하는 면적을 축소할 수 있다.When the size of the isolation structure is reduced, the distance between the drain electrode and the source electrode on both sides of the isolation structure is correspondingly reduced. However, even when a voltage is applied to the source electrode or the drain electrode, No punchthrough occurs between the well regions of the same type as the source electrode and the drain electrode. That is, the drain electrode in the first well region does not cause the second well region and the punch through, and the source electrode in the second well region does not cause the punch through to the first well region. Therefore, when the ion implantation is performed on the bottom of the concave groove, the size of the isolation structure can be reduced, and the area occupied by the isolation structure on the chip can be reduced.

또한, 본 발명은 상기 오목홈의 측벽에 사이드윌을 형성하여, 오목홈 측벽이 위치하는 곳의 반도체 기판에 이온이 주입되는 것을 방지하고, 특히 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에 이온이 주입되는 것을 방지할 수 있다. 오목홈 측벽이 위치하는 곳의 반도체 기판에 이온이 주입되지 않으면, 후속 공정에서 형성되는 격리구조의 파괴 전압(Breakdown Voltage)을 증가시킬 수 있으므로, 후속 공정에서 형성되는 격리구조의 격리 효과를 향상시킬 수 있다. 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에서 이온이 주입되지 않으면, 반도체 소자의 임계 전압(vt)을 감소시키고, 포화전류(Idsat)를 증가시켜, 반도체 소자의 턴온에 필요한 에너지를 줄일 수 있어, 즉 에너지 소모를 줄이는 것과 같게 되므로, 협폭 효과(Narrow Width Effect)의 발생을 방지할 수 있다.In addition, the present invention is characterized in that a sidewall is formed on the sidewall of the recess to prevent ions from being injected into the semiconductor substrate where the sidewall is located, and in particular, It is possible to prevent ions from being injected into the vicinity. If ions are not injected into the semiconductor substrate where the concave groove sidewalls are located, the breakdown voltage of the isolation structure formed in the subsequent process can be increased, thereby improving the isolation effect of the isolation structure formed in the subsequent process . The threshold voltage vt of the semiconductor device is decreased and the saturation current Idsat is increased so that the energy required for turning on the semiconductor device is reduced to a level lower than the threshold voltage vt of the PMOS transistor or NMOS transistor formed in the subsequent process It is equal to reducing the energy consumption, so that the occurrence of the narrow width effect can be prevented.

더욱이, 상기 오목홈의 바닥부에 상기 이온 주입을 진행함으로써, 제1 웰 영역과 제2 웰 영역의 농도를 모두 증가시키게 되므로, 정전기 방전 회로의 트리거 전압(Trigger Voltage)을 감소시킬 수 있고, 정전기 방전 현상이 발생할 경우, 본 발명은 정전기 보호회로를 비교적 쉽게 트리거 함으로써, 반도체 소자가 손상 또는 훼손되는 것을 방지할 수 있다.Further, since the concentration of the first well region and the second well region is increased by advancing the ion implantation to the bottom of the concave groove, the trigger voltage of the electrostatic discharge circuit can be reduced, When a discharge phenomenon occurs, the present invention can relatively easily trigger the electrostatic protection circuit, thereby preventing the semiconductor element from being damaged or damaged.

도 1 내지 도 3은 종래 기술의 반도체 구조 사이에 있는 트렌치 격리구조의 제조방법을 개략적으로 나타낸 단면 구조도이다.
도 4는 본 발명의 실시예에 따른 반도체 구조의 형성방법을 개략적으로 나타낸 흐름도이다.
도 5 내지 도 10은 본 발명 실시예에 따른 반도체 구조의 형성과정을 개략적으로 나타낸 단면 구조도이다.1 to 3 are cross-sectional structural views schematically showing a method of manufacturing a trench isolation structure between semiconductor structures of the prior art.
4 is a flow chart schematically illustrating a method of forming a semiconductor structure according to an embodiment of the present invention.
5 to 10 are cross-sectional structural views schematically illustrating a process of forming a semiconductor structure according to an embodiment of the present invention.

본 발명자는, 종래 기술에서의 트렌치 격리구조는 더 이상 축소할 수 없어서, 칩에서 차지하는 면적이 비교적 크다는 것을 그 원인과 함께 발견 및 분석하였다.The present inventors have discovered and analyzed that the trench isolation structure in the prior art can not be reduced any more, and that the area occupied by the chip is relatively large.

도 3을 참고하면, 종래 기술에서, P-웰 영역(106)의 정공(positive hole)은 N-웰 영역(105)으로 확산되고, N-웰 영역(105)의 전자는 P-웰 영역(106)으로 확산되므로, N-웰 영역(105)으로 확산된 정공과 P-웰 영역(106)으로 확산된 전자는 셀로우 트렌치 격리구조(104)의 바닥부에서 재결합되어 공핍 영역을 형성한다. 소자 작동 시 PMOS트랜지스터, NMOS트랜지스터의 소스 전극과 드레인 전극에 전압을 인가해야 하고, 공핍 영역의 폭은 인가 전압의 작용 하에서 증가되는데, 이때 트렌치 격리구조(104)의 크기를 축소하면, NMOS트랜지스터의 드레인 전극(112)과 PMOS트랜지스터의 소스 전극(108) 간의 거리를 축소하는 것과 같으며, 폭이 증가된 공핍 영역은 NMOS트랜지스터의 드레인 전극(112)과 PMOS트랜지스터의 소스 전극(108)에 쉽게 진입하게 되므로, 소스 전극(108), 드레인 전극(112)과 동일 유형으로 도핑된 웰 영역 간의 펀치스루를 초래하여, 반도체 소자가 작동될 수 없게 한다. 구체적으로, 폭이 증가된 공핍 영역 중의 전자가 NMOS트랜지스터 중의 드레인 전극(112)에 진입하여, NMOS트랜지스터의 드레인 전극(112)과 N-웰 영역(105) 간의 펀치스루를 발생시킨다. 폭이 증가된 공핍 영역 중의 정공이 PMOS트랜지스터의 소스 전극(108)에 진입하여, PMOS트랜지스터의 소스 전극(108)과 P-웰 영역(106) 간의 펀치스루를 발생시킨다. 따라서, 트렌치 격리구조의 크기는 더 이상 축소할 수 없고, 칩에서 차지하는 면적이 비교적 크다.3, a positive hole in the P-well region 106 is diffused into the N-well region 105 and electrons in the N-well region 105 are diffused into the P-well region 105 The holes diffused into the N-well region 105 and the electrons diffused into the P-well region 106 are recombined at the bottom of the cellrow trench isolation structure 104 to form a depletion region. A voltage is applied to the source electrode and the drain electrode of the PMOS transistor and the NMOS transistor and the width of the depletion region is increased under the action of the applied voltage. At this time, when the size of the trench isolation structure 104 is reduced, Drain region 112 and the source electrode 108 of the PMOS transistor and the depletion region having an increased width can easily enter the drain electrode 112 of the NMOS transistor and the source electrode 108 of the PMOS transistor Resulting in punch-through between the doped well regions of the same type as the source electrode 108 and the drain electrode 112, making the semiconductor device inoperable. Specifically, electrons in the depletion region whose width is increased enter the drain electrode 112 of the NMOS transistor, and punch through occurs between the drain electrode 112 of the NMOS transistor and the N-well region 105. Holes in the depletion region having an increased width enter the source electrode 108 of the PMOS transistor and cause punch through between the source electrode 108 and the P-well region 106 of the PMOS transistor. Therefore, the size of the trench isolation structure can no longer be reduced, and the area occupied by the chip is relatively large.

이 때문에, 본 발명자는 연구를 통해, 반도체 구조의 형성방법을 안출하였고, 도 4는 본 발명의 실시예에 따른 반도체 구조의 형성방법을 개략적으로 나타낸 흐름도이다. 도 5 내지 도 8은 본 발명 실시예에 따른 반도체 구조의 형성과정을 개략적으로 나타낸 단면 구조도이다. 이하에서는, 도 5 내지 도 8에 도 4를 참조하여 본 발명의 반도체 구조의 형성방법에 대해 상세하게 설명한다.For this reason, the present inventor has studied through a method of forming a semiconductor structure, and FIG. 4 is a flowchart schematically showing a method of forming a semiconductor structure according to an embodiment of the present invention. 5 to 8 are cross-sectional structural views schematically illustrating a process of forming a semiconductor structure according to an embodiment of the present invention. Hereinafter, a method of forming the semiconductor structure of the present invention will be described in detail with reference to FIGS. 5 to 8 and FIG.

도 5를 참고하면, 도 4의 단계 S11을 실행하여 반도체 기판(200)을 제공하고, 상기 반도체 기판을 제1 활성 영역(I) 및 제2 활성 영역(II)으로 나누는 오목홈을 반도체 기판 내에 형성한다.5, a step S11 of FIG. 4 is executed to provide a semiconductor substrate 200, and a concave groove dividing the semiconductor substrate into a first active region I and a second active region II is formed in a semiconductor substrate .

기판(200) 재료는 실리콘 기판, 실리콘 게르마늄 기판, III-V족 원소 화합물 기판, 탄화규소 기판 또는 이들의 적층구조, 또는 실리콘-온-인슐레이터 구조, 또는 금강석 기판, 또는 당해 기술분야에서의 통상의 기술자가 공지하는 기타 반도체 재료 기판일 수 있다.The material of the substrate 200 may be a silicon substrate, a silicon germanium substrate, a group III-V element compound substrate, a silicon carbide substrate or a laminated structure thereof, or a silicon-on-insulator structure or an amorphous silicon substrate, Or other semiconductor material substrate known to the skilled artisan.

본 실시예에서는, 반도체(200) 상에 패드산화층(202)이 더 형성되어 있고, 패드산화층(202) 상에 차단층(203)이 형성된다. 차단층(203)의 작용은 반도체 기판 표면을 보호하는 것이다. 상기 차단층(203)의 재료는 질화규소이며, 형성방법은 화학 기상 증착법이다. 패드산화층(202)의 역할은, 차단층(203)과 반도체 기판(200) 간에 서로 다른 열팽창 계수로 인해 응력이 발생 되어 파괴되는 것을 방지하는 것이다. 패드산화층(202)의 재료는 산화규소이며, 형성방법은 화학 기상 증착법이다.In this embodiment, a pad oxide layer 202 is further formed on the semiconductor 200, and a barrier layer 203 is formed on the pad oxide layer 202. The action of the blocking layer 203 is to protect the semiconductor substrate surface. The material of the barrier layer 203 is silicon nitride, and the chemical vapor deposition method is used. The role of the pad oxide layer 202 is to prevent stress from being generated due to different thermal expansion coefficients between the barrier layer 203 and the semiconductor substrate 200 to be destroyed. The material of the pad oxide layer 202 is silicon oxide, and the chemical vapor deposition method is used.

차단층(203)을 형성한 후, 상기 차단층(203)의 표면에 패턴화된 마스크층(미도시)을 형성함으로써, 상기 패턴화된 마스크층을 마스크로 하여, 차단층(203), 패드산화층(202)과 기판(202)을 순차적으로 식각하여, 기판(200) 내에 오목홈(201)을 형성한다. 상기 오목홈(201)은 반도체 기판을 제1 활성 영역(I)과 제2 활성 영역(II)으로 나눈다.After forming the blocking layer 203, a patterned mask layer (not shown) is formed on the surface of the blocking layer 203 to form the blocking layer 203, The oxide layer 202 and the substrate 202 are sequentially etched to form the concave groove 201 in the substrate 200. [ The recessed groove 201 divides the semiconductor substrate into a first active region I and a second active region II.

오목홈(201)을 형성한 후, 상기 오목홈(201) 표면에 산화규소층(213)을 형성하고, 상기 산화규소층(213)의 형성방법은 열산화법이다. 오목홈(201)의 표면에 산화규소층(203)을 형성하는 작용은 다음과 같다: 첫째, 식각 공정을 거쳐 오목홈(201)을 형성하는 과정에서, 오목홈(201) 표면의 실리콘이 손상되는데, 표면이 손상된 실리콘을 열산화 공정에 의해 산화규소로 변하게 함으로써, 후속 공정에서 형성되는 트렌치 격리구조의 격리효과를 더 좋도록 한다. 둘째, 식각 공정에 의해 형성된 오목홈의 바닥부의 모서리부분의 각도가 비교적 예리하여, 전하를 첨단에 쉽게 축적시키므로, 첨단 방전을 형성하여, 후속 공정의 트렌치 격리구조에서 파괴 전압을 발생시킨다. 따라서, 상기 오목홈의 표면에 산화규소층을 형성하면, 오목홈의 바닥부의 모서리부분을 부드럽게 만들어, 첨단 방전 현상의 발생을 감소시킨다.A silicon oxide layer 213 is formed on the surface of the concave groove 201 after the concave groove 201 is formed and the method of forming the silicon oxide layer 213 is a thermal oxidation method. The action of forming the silicon oxide layer 203 on the surface of the concave groove 201 is as follows: First, in the process of forming the concave groove 201 through the etching process, the silicon on the concave groove 201 surface is damaged By altering the surface damaged silicon to silicon oxide by a thermal oxidation process, the isolation effect of the trench isolation structure formed in the subsequent process is better. Second, the angle of the edge of the bottom of the concave groove formed by the etching process is relatively sharp, and the charge is easily accumulated at the apex, so that a leading discharge is generated and a breakdown voltage is generated in the trench isolation structure of the subsequent process. Therefore, when the silicon oxide layer is formed on the surface of the concave groove, the edge portion of the bottom portion of the concave groove is softened to reduce the occurrence of the advanced discharge phenomenon.

또한, 당연히, 기타 실시예에서 오목홈(201)의 표면에 산화규소층(213)을 형성하지 않을 수도 있다.Naturally, in other embodiments, the silicon oxide layer 213 may not be formed on the surface of the concave groove 201. [

그리고, 도 6을 참고하면, 도 3의 단계 S12를 실행하여, 상기 오목홈(201)의 측벽에 사이드윌(214)을 형성한다.6, step S12 of FIG. 3 is executed to form side wails 214 on the side walls of the recessed grooves 201. As shown in FIG.

여기서, 사이드윌(214)의 재료는 산화규소 또는 질화규소일 수 있다. 사이드윌(214)의 형성방법은 먼저 화학 기상 증착법을 이용하여 상기 오목홈(201)의 산화규소층(213) 표면에 사이드윌의 재료층을 형성한 다음, 사이드윌의 재료층을 에치백하여, 사이드윌(214)을 형성한다. 본 실시예에서, 사이드윌(214)의 재료는 산화규소이다. TEOS(테트라에틸오소실리케이트, Tetraethyl orthosilicate)와 오존(O3)의 반응을 이용하여 산화규소를 증착시킨다. TEOS와 오존의 반응을 이용하여 산화규소를 증착시키는 이유는, TEOS와 오존의 반응을 이용하여 산화규소를 증착시키면 양호한 충전능력을 가지므로, 높은 종횡비를 갖는 홈을 충전하는데 적합하며, 다른 한편으로, TEOS와 오존을 사용하여 열화학 기상 증착 공정을 이용해 산화규소를 증착시키면, 플라즈마 감압 화학 기상 증착(HDPCVD)와 같이 반도체 기판의 모서리에 손상을 주지 않기 때문이다. 그리고, TEOS와 오존을 사용하여 형성된 사이드윌(214)은 후속 공정에서 쉽게 제거된다.Here, the material of the sidewall 214 may be silicon oxide or silicon nitride. In the method of forming the side walls 214, a side wall material layer is first formed on the surface of the silicon oxide layer 213 of the concave groove 201 by chemical vapor deposition, and then the side wall material layer is etched back And side worms 214 are formed. In this embodiment, the material of the sidewall 214 is silicon oxide. The silicon oxide is deposited using the reaction of TEOS (tetraethyl orthosilicate) and ozone (O 3 ). The reason why the silicon oxide is deposited using the reaction of TEOS and ozone is that it is suitable for filling the groove having a high aspect ratio because the silicon oxide is deposited by using the reaction of TEOS and ozone to have a good filling ability, , Depositing silicon oxide using a thermochemical vapor deposition process using TEOS and ozone will not damage the edges of the semiconductor substrate, such as plasma decompression chemical vapor deposition (HDPCVD). And the side wails 214 formed using TEOS and ozone are easily removed in subsequent processes.

후속 공정의 이온 주입 단계에서, 사이드윌(214)은 오목홈(21) 측벽에 이온 주입이 되지 않게 보호할 수 있으며, 또한 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에 이온 주입이 되지 않게 보호할 수 있다.In the ion implantation step of the subsequent process, the side wirings 214 can protect the sidewalls of the recessed grooves 21 from being implanted with ions, and ion implantation can be performed in the vicinity of the gate electrodes of the PMOS transistor or NMOS transistor formed in the subsequent process .

계속하여 도 6을 참고하면, 도 4의 단계 S13을 실행하여, 상기 제1 활성 영역(I) 내에 제1 웰 영역(204)을 형성하고, 상기 제2 활성 영역(II) 내에 제2 웰 영역(205)을 형성하고, 상기 제1 웰 영역(204)과 제2 웰 영역(205)의 연결부에 공핍 영역을 형성한다.6, a step S13 of FIG. 4 is executed to form a first well region 204 in the first active region I and to form a second well region 204 in the second active region II, And a depletion region is formed at a junction between the first well region 204 and the second well region 205. [

제1 활성 영역(I) 내의 트랜지스터가 NMOS트랜지스터일 경우, 제1 활성 영역(I)에 3가 도핑제를 도핑하여 P-웰 영역을 형성하며, 3가 도핑제는 붕소이온이다. 제1 활성 영역(I) 내의 트랜지스터가 PMOS트랜지스터일 경우, 제1 활성 영역(I)에 5가 도핑제를 도핑하여 N-웰 영역을 형성하며, 5가 도핑제는 인이온, 비소이온 또는 안티몬이온이다. 제1 활성 영역(I) 내에 제1 웰 영역(204)을 형성하는 방법은 당해 기술분야에서의 통상의 기술자의 공지 기술이므로, 여기서 상세하게 설명하지는 않는다. 제1 활성 영역(I) 내의 트랜지스터가 NMOS트랜지스터이고, 제1 활성 영역(I)에 3가 도핑제를 도핑하여 P-웰 영역을 형성할 경우, 제2 활성 영역(II)에 5가 도핑제를 도핑하여 N-웰 영역을 형성한다. When the transistor in the first active region I is an NMOS transistor, the first active region I is doped with a trivalent dopant to form a P-well region, and the trivalent dopant is a boron ion. When the transistor in the first active region I is a PMOS transistor, the first active region I is doped with a pentavalent dopant to form an N-well region, wherein the pentavalent dopant is a phosphorous, arsenic, or antimony Ions. The method of forming the first well region 204 in the first active region I is well known to those of ordinary skill in the art, and will not be described in detail here. When the transistor in the first active region I is an NMOS transistor and the P-well region is formed by doping a trivalent dopant in the first active region I, To form an N-well region.

제1 활성 영역(I) 내의 트랜지스터가 PMOS트랜지스터이며, 제1 활성 영역(I)에 5가 도핑제를 도핑하여 N-웰 영역을 형성할 경우, 제2 활성 영역(II)에 3가 도핑제를 도핑하여 P-웰 영역을 형성한다. 제2 활성 영역(II) 내에 제2 웰 영역(205)를 형성하는 방법은 당해 기술분야에서의 통상의 기술자의 공지 기술이므로, 여기서 상세하게 설명하지는 않는다. 본 실시예에서, 제1 활성 영역(I) 내의 트랜지스터는 NMOS트랜지스터이고, 제1 활성 영역(I)에 3가 도핑제를 도핑하여 P-웰 영역을 형성하고, 제2 활성 영역(II)에 5가 도핑제를 도핑하여 N-웰 영역을 형성한다. N-웰 영역을 형성한 후, 상기 N-웰 영역과 제1 활성 영역(I)에 형성된 P-웰 영역의 연결부에 공핍 영역을 형성한다.When the transistor in the first active region I is a PMOS transistor and the N-well region is formed by doping the first active region I with a pentavalent dopant, a trivalent dopant To form a P-well region. The method of forming the second well region 205 in the second active region II is well known to those skilled in the art and is not described in detail herein. In this embodiment, the transistor in the first active region I is an NMOS transistor, the first active region I is doped with a trivalent dopant to form a P-well region, and the second active region I A 5-valent dopant is doped to form an N-well region. After forming the N-well region, a depletion region is formed at the junction of the N-well region and the P-well region formed in the first active region (I).

기타 실시예에서, 제1 활성 영역(I)에 5가 도핑제를 도핑하여 N-웰 영역을 형성하고, 제2 활성 영역(II) 내에 3가 도핑제를 도핑하여 P-웰 영역을 형성할 수도 있으며, 이 또한 본 발명을 실시할 수 있다.In another embodiment, the first active region I is doped with a pentavalent dopant to form an N-well region, and a trivalent dopant is doped into the second active region II to form a P-well region And the present invention can also be practiced.

그리고, 도 7 및 도 8을 참고하면, 도 4의 단계 S14를 실행하여 사이드윌(214)을 형성한 후, 상기 오목홈(201) 바닥부의 제1 웰 영역(204)에서 제1 웰 영역(204)의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 상기 제1 오목홈의 바닥부(201)의 제2 웰 영역(205)에서 제2 웰 영역(205)의 유형과 같은 유형의 제2차 이온 주입을 진행한다.7 and 8, step S14 of FIG. 4 is performed to form side wails 214 and then the first well region 204 of the bottom of the recessed groove 201 is formed in the first well region 204 204 and the second well region 205 in the bottom portion 201 of the first concave groove is of the same type as the second well region 205 in the second well region 205 The second ion implantation proceeds.

구체적으로 도 7을 참고하면, 상기 기판(200)과 오목홈(201)으로 형성된 표면 상에 패턴화된 제1 마스크층(207)을 형성함으로써, 제1차 이온 주입 영역을 정의한다. 그 다음, 상기 패턴화된 제1 마스크층을 마스크로 하여, 제1차 이온 주입을 진행한다. 제1차 이온 주입의 유형은 제1 웰 영역(204)의 유형과 같다.Specifically, referring to FIG. 7, a first ion-implanted region is defined by forming a patterned first mask layer 207 on the surface formed with the substrate 200 and the concave groove 201. Then, using the patterned first mask layer as a mask, the first ion implantation proceeds. The type of the first ion implantation is the same as the type of the first well region 204.

여기서, 제1 마스크층(207)은 포토레지스트, 산화규소, 질산화규소, 질화탄탈 또는 질화티타늄일 수 있다. 본 실시예에서는 포토레지스트를 선택하는 것이 바람직하다.Here, the first mask layer 207 may be a photoresist, silicon oxide, silicon oxynitride, tantalum nitride, or titanium nitride. In this embodiment, it is preferable to select a photoresist.

본 실시예에서, 제1 웰 영역(204)는 P-웰 영역이다. 오목홈의 바닥부의 P-웰 영역에 대해 제1차 이온 주입을 진행하여, P+영역(208)을 형성하며, 주입된 이온은 인이온, 비소이온 또는 안티몬이온이다. 상기 인이온 주입량은 1×1014atom/cm2보다 작고, 인이온 주입 에너지는 1000Kev보다 작다. 상기 인이온 주입 시의 RF전압과 인이온 주입 시간은, 이온 주입 공정 시 사용하는 스퍼터링 장치에 따라 정해지므로, 인이온 주입 시의 RF전압과 인이온 주입 시간은 구체적인 이온 주입 공정에 따라 서로 다르다.In this embodiment, the first well region 204 is a P-well region. The first ion implantation proceeds to the P-well region of the bottom of the concave groove to form the P + region 208, and the implanted ions are phosphorus ion, arsenic ion or antimony ion. The phosphorus implantation dose is less than 1 x 10 14 atoms / cm 2 and the phosphorus implantation energy is less than 1000 kev. Since the RF voltage and the phosphorus ion implantation time during the phosphorus ion implantation are determined by the sputtering apparatus used in the ion implantation process, the RF voltage and the phosphorus ion implantation time during the phosphorus ion implantation are different depending on the specific ion implantation process.

P+영역(208)을 형성한 후, 제1 마스크층(207)을 제거하는데, 제1 마스크층(207)을 제거하는 방법은 에싱(ASHING)이다.After forming the P + region 208, the first mask layer 207 is removed, and the method of removing the first mask layer 207 is ASHING.

그리고, 도 8을 참고하면, 상기 기판(200)과 오목홈(201)으로 형성된 표면 상에 패턴화된 제2 마스크층(209)을 형성하고, 제2차 이온 주입 영역을 정의한 후, 상기 패턴화된 제2 마스크층(209)을 마스크로 하여, 제2차 이온 주입을 진행한다. 제2차 이온 주입의 유형은 제2 웰 영역(205)의 유형과 같다.8, a patterned second mask layer 209 is formed on the surface of the substrate 200 and the concave groove 201. After defining the second ion implantation region, The second ion implantation is performed using the second mask layer 209 formed as a mask. The type of second ion implantation is the same as the type of the second well region 205.

여기서, 제2 마스크층(209)는 포토레지스트, 산화규소, 질산화규소, 질화 탄탈 또는 질화티타늄일 수 있다. 본 실시예에서 포토레지스트를 선택하는 것이 바람직하다. Here, the second mask layer 209 may be a photoresist, silicon oxide, silicon oxynitride, tantalum nitride, or titanium nitride. In this embodiment, it is preferable to select a photoresist.

본 실시예에서, 제2 웰 영역(205)은 N-웰 영역이다. 오목홈의 바닥부의 N-웰 영역에 대해 제2차 이온 주입을 진행하여, N+영역(210)을 형성하며, 주입된 이온은 붕소이온이다. 상기 붕소이온의 주입량은 1×1014atom/cm2보다 작으며, 붕소이온 주입 에너지는 1000Kev보다 작다. 상기 붕소이온 주입 시의 RF전압과 붕소이온 주입 시간은 이온 주입 공정 시 사용한 스퍼터링 장치에 따라 정해지므로, 붕소이온 주입 시의 RF전압과 붕소이온 주입 시간은 구체적인 이온 주입 공정에 따라 서로 다르다.In this embodiment, the second well region 205 is an N-well region. The second ion implantation proceeds to the N-well region of the bottom portion of the concave groove to form the N + region 210, and the implanted ions are boron ions. The boron ion implantation dose is less than 1 x 10 14 atom / cm 2 , and the boron ion implantation energy is less than 1000 kev. Since the RF voltage and the boron ion implantation time during the boron ion implantation are determined by the sputtering apparatus used in the ion implantation process, the RF voltage and the boron ion implantation time at the time of boron ion implantation are different depending on the specific ion implantation process.

N+영역(201)을 형성한 후, 제2 마스크층(209)를 제거하고, 제2 마스크층(209)의 제거 방법은 에싱방법이다.After the N + region 201 is formed, the second mask layer 209 is removed and the second mask layer 209 is removed.

본 실시예에서, 오목홈(201) 바닥부에 대해 제1차 이온 주입과 제2차 이온 주입을 진행한 후, P-웰 영역에 P+영역(208)을 형성하고, N-웰 영역에 N+영역(210)을 형성한다. P+영역(208)과 N+영역(201)의 형성은, 오목홈(201) 바닥부의 공핍 영역에서의 이온과 정공의 농도를 증가시켜, 공핍 영역의 폭을 좁게 한다. 따라서, 기판에 형성하는 오목홈의 폭은 상응하게 축소될 수 있고, 후속 공정에서 P-웰 영역 내에 형성하는 NMOS트랜지스터의 드레인 전극과 N-웰 영역 내에 형성하는 PMOS트랜지스터의 소스 전극 사이의 거리 또한 상응하게 축소되고, 또한 소스 전극 또는 드레인 전극과 동일 유형으로 도핑된 웰 영역 간의 펀치스루가 발생하지 않는다. 즉, 후속 공정에서 형성되는 NMOS트랜지스터의 드레인 전극과 N-웰 영역 간의 펀치스루, 후속 공정에서 형성되는 PMOS트랜지스터 중의 소스 전극과 P-웰 영역 간의 펀치스루가 발생하지 않는다.In this embodiment, after the first ion implantation and the second ion implantation are performed on the bottom of the concave groove 201, the P + region 208 is formed in the P-well region and the N + Regions 210 are formed. The formation of the P + region 208 and the N + region 201 increases the concentration of ions and holes in the depletion region of the bottom of the concave groove 201, thereby narrowing the width of the depletion region. Therefore, the width of the concave groove formed in the substrate can be correspondingly reduced, and the distance between the drain electrode of the NMOS transistor formed in the P-well region in the subsequent process and the source electrode of the PMOS transistor formed in the N- And punch through does not occur between the well regions doped with the same type of the source electrode or the drain electrode. That is, punch-through between the drain electrode of the NMOS transistor formed in the subsequent process and the N-well region, and punch-through between the source electrode and the P-well region in the PMOS transistor formed in the subsequent process do not occur.

여기서 설명해야 할 점은, P+영역(208)의 인이온 주입량은 1×1014atom/cm2보다 작으며, 여기서 1×1014atom/cm2는 후속 공정에서 P-웰 영역에 NMOS트랜지스터 중의 드레인 전극 또는 소스 전극을 형성하는 농도이다. N+영역(210)에서 붕소이온 주입량은 1×1014atom/cm2보다 작다. 여기서 1×1014atom/cm2는 후속 공정에서 P-웰 영역에 NMOS트랜지스터 중의 드레인 전극 또는 소스 전극을 형성하는 농도이다. 1×1014atom/cm2는 격리구조가 파괴될 때의 이온 주입 농도이기도 하다. P+영역에서의 인이온 주입량과 N+영역에서의 붕소이온 주입량이 1×1014atom/cm2보다 작은 이유는 이온 주입량이 너무 크면, 후속 공정에서 형성되는 격리구조가 쉽게 파괴되어 격리작용을 하지 못하여 반도체 소자가 작동하지 않기 때문이다.It should be pointed out that the phosphorus implantation amount of the P + region 208 is less than 1 x 10 14 atoms / cm 2 , where 1 x 10 14 atoms / cm 2 is used in the subsequent process for the NMOS transistor in the P- Drain electrode or source electrode. In the N < + > region 210, the boron ion implantation amount is smaller than 1 x 10 14 atom / cm 2 . Here, 1 x 10 14 atom / cm 2 is a concentration which forms a drain electrode or a source electrode in the NMOS transistor in the P-well region in the subsequent process. 1 x 10 14 atoms / cm 2 is also the ion implantation concentration when the isolation structure is destroyed. The reason why the phosphorus ion implantation amount in the P + region and the boron ion implantation amount in the N + region is less than 1 × 10 14 atom / cm 2 is that if the ion implantation amount is too large, the isolation structure formed in the subsequent process easily breaks down, This is because the semiconductor device does not operate.

또한, 더 설명해야 할 점은, 단계 S12에서 상기 오목홈의 측벽에 사이드윌(214)을 형성하지 않으면, 오목홈(201)의 측벽에도 이온이 주입되며, 특히 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터의 게이트 전극 부근에서 주입된다. 오목홈(201)의 측벽에 이온이 주입되면, 후속 공정에서 형성되는 격리구조의 파괴 전압(Breakdown Voltage)이 작아지므로, 후속 공정에서 형성되는 격리구조의 격리효과가 좋지 않아 쉽게 파괴된다. 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에서 주입되면, 반도체 소자의 임계 전압(vt)이 증가되고, 포화전류(Idsat)가 작아져, 반도체 소자의 턴온에 필요한 에너지를 증가시켜 결국 에너지 소모가 커지는 것과 같으므로, 협폭 효과(Narrow Width Effect)가 쉽게 발생한다. 상기 2가지 현상은 특히 오목홈 크기가 작아질 경우에 더욱 명확하다.It should further be noted that if the sidewall 214 is not formed in the sidewall of the concave groove in step S12, ions are implanted into the sidewall of the concave groove 201, and in particular, the PMOS transistor or the p- Is injected in the vicinity of the gate electrode of the NMOS transistor. When the ions are implanted into the side walls of the recessed grooves 201, the breakdown voltage of the isolation structure formed in the subsequent process becomes small, so that the isolation effect of the isolation structure formed in the subsequent process is not good and is easily broken. The threshold voltage vt of the semiconductor device is increased and the saturation current Idsat is decreased when the semiconductor device is implanted in the vicinity of the gate electrode of the PMOS transistor or the NMOS transistor formed in the subsequent process to increase the energy required for turning on the semiconductor device, Since the energy consumption is the same, a narrow width effect is easily generated. The above two phenomena are particularly clear when the concave groove size is small.

기타 실시예에서는, 먼저 오목홈(201) 바닥부의 제2 웰 영역(205)에 대해 이온 주입을 진행한 다음, 오목홈(201) 바닥부의 제1 웰 영역(204)에 대해 이온 주입을 진행할 수도 있다. In another embodiment, ion implantation may be first performed on the second well region 205 of the bottom of the recessed groove 201 and then ion implantation may be performed on the first well region 204 of the bottom of the recessed groove 201 have.

도 8 및 도 9를 참고하면, 이온 주입 후, 상기 사이드윌(214)을 제거한다.8 and 9, after the ion implantation, the side will 214 is removed.

사이드윌(214)을 제거하는 방법은 습식 부식이며, 당해 기술분야에서의 통상의 기술자의 공지 기술에 속하므로, 여기서 상세하게 설명하지는 않는다.The method of removing the sidewall 214 is wet corrosion and is well known to those of ordinary skill in the art and therefore not described in detail herein.

기타 실시예에서는 사이드윌(241)을 제거하지 않을 수도 있다.In other embodiments side wILL 241 may not be removed.

그리고, 도 9 및 도 10을 참고하면, 도 4의 단계 S15를 실행하여 상기 사이드윌(214)을 제거한 후, 상기 오목홈(201) 내에 유전체층(211)을 충전하여 격리구조(212)를 형성한다.9 and 10, step S15 of FIG. 4 is performed to remove the side wall 214 and then the dielectric layer 211 is filled in the recessed groove 201 to form the isolation structure 212 do.

여기서, 유전체층(211)의 재료는 산화규소이다. 본 실시예에서, 화학 기상 증착 방법을 이용하여 상기 오목홈(201) 내 및 차단층(203)의 표면에 산화규소를 형성한다. 예를 들면, TEOS와 오존의 반응을 이용하여 산화규소를 증착시킨다(단계 S12 참고). 그 다음, 화학 기계 연마법(CMP)을 이용하여 차단층(203) 표면의 산화규소층을 제거하여, 격리구조(212)를 형성한다. 본 실시예의 격리구조(212)는 셀로우 트렌치 격리(STI)구조이다. 여기서, 차단층(203)은 화학 기계 연마의 정지층으로서, 기판이 손상되지 않도록 보호한다.Here, the material of the dielectric layer 211 is silicon oxide. In this embodiment, silicon oxide is formed in the concave groove 201 and on the surface of the blocking layer 203 using a chemical vapor deposition method. For example, silicon oxide is deposited using the reaction of TEOS with ozone (see step S12). The silicon oxide layer on the surface of the blocking layer 203 is then removed using chemical mechanical polishing (CMP) to form the isolation structure 212. The isolation structure 212 of this embodiment is a cell row trench isolation (STI) structure. Here, the barrier layer 203 is a stopper layer of chemical mechanical polishing, and protects the substrate from being damaged.

기타 실시예에서는, 오목홈(201) 내에 열 성장 방법을 이용하여 산화규소를 형성할 수도 있다. 형성된 격리구조(212)는 부분 산화 격리(LOCOS)구조이다.In another embodiment, silicon oxide may be formed in the concave groove 201 by a thermal growth method. The isolation structure 212 formed is a partial oxidation isolation (LOCOS) structure.

후속 공정에서 형성되는 반도체 소자의 공정은 당해 기술분야에서의 통상의 기술자의 공지 분야이다.The process of the semiconductor device formed in the subsequent process is a well known field of ordinary skill in the art.

여기서 설명해야 할 점은, 본 실시예에서, 상기 셀로우 트렌치 격리구조의 하측에 P+영역(208)과 N+영역(210)이 형성되고, 또한 정전기 방전 보호 회로가 더욱 쉽게 트리거될 수 있도록 하여, 반도체 소자의 정상 작동을 보호한다는 것이다.It should be noted that in this embodiment, the P + region 208 and the N + region 210 are formed below the cellrow trench isolation structure, and the electrostatic discharge protection circuit can be more easily triggered, Thereby protecting the normal operation of the semiconductor device.

구체적으로, 정전기 방전(electrostatic discharge, ESD)은, 짧은 시간에 대량으로 반도체 소자에 전류가 흐르는 것을 말한다. 이 대전류의 공급원은 많은 종류가 있다. 예를 들면 인체와 기계 방전으로서, 각각 인체 방전 모델(Human Body Model, HBM)과 기계 방전 모델(machine model, MM)이라고 불린다. 반도체 소자는 정전기 방전의 영향을 쉽게 받아 손상되거나 또는 파괴된다. 특히 반도체 소자의 크기가 딥 서브 마이크론의 범위까지 축소될 경우, 정전기 방전은 반도체 소자를 더욱 쉽게 손상시킨다.Specifically, electrostatic discharge (ESD) means that a large amount of current flows into a semiconductor device in a short time. There are many kinds of sources of this large current. For example, human body and machine discharge are called human body model (HBM) and machine discharge model (MM), respectively. Semiconductor devices are easily affected by electrostatic discharge and are damaged or destroyed. Particularly, when the size of the semiconductor device is reduced to the range of deep sub-micron, electrostatic discharge more easily damages the semiconductor device.

본 실시예에서, 셀로우 트렌치 격리구조의 하측에 P+영역(208)과 N+영역(210)을 형성함으로써 P-웰 영역과 N-웰 영역의 농도를 모두 증가시켜, 정전기 방전 보호 회로의 트리거 전압(Trigger Voltage)를 감소시킨다. 정전기 방전 현상이 발생할 경우, 본 발명은 정전기 보호회로를 더욱 쉽게 작동시킴으로써, 반도체 소자가 손상되거나 파괴되지 않게 보호한다.In this embodiment, the concentration of the P-well region and the N-well region is increased by forming the P + region 208 and the N + region 210 under the cell row trench isolation structure, and the trigger voltage of the electrostatic discharge protection circuit (Trigger Voltage). When an electrostatic discharge phenomenon occurs, the present invention more easily operates the electrostatic protection circuit, thereby protecting the semiconductor element from damage or destruction.

도 10을 참고하면, 본 발명은, 오목홈(201)을 구비한 반도체 기판(200, 도 5를 참고); 오목홈(201)의 측벽에 위치하는 사이드윌(214); 제1 활성 영역(I) 내에 위치하는 제1 웰 영역(204); 제2 활성 영역(II) 내에 위치하는 제2 웰 영역(205); 상기 오목홈에 충전된 유전체층(212)을 포함하고, 상기 오목홈(201)의 한쪽에 있는 반도체 기판은 제1 활성 영역(I)이고, 상기 오목홈의 다른 한쪽에 있는 반도체 기판은 제2 활성 영역(II)이며; 상기 제1 웰 영역(204)과 제2 웰 영역(205)은 상기 오목홈의 바닥부의 연결부에 공핍 영역을 형성하고; 상기 오목홈(201) 바닥부의 제1 웰 영역(204)의 이온 농도가 제1 웰 영역(204) 기타 위치의 농도보다 크고, 상기 오목홈(201) 바닥부의 제2 웰 영역(205)의 이온 농도가 제2 웰 영역(205) 기타 위치의 농도보다 큰 반도체 구조를 더 제공한다.10, the present invention includes a semiconductor substrate 200 (see FIG. 5) having a concave groove 201; A side worm 214 positioned on a side wall of the concave groove 201; A first well region (204) located in a first active region (I); A second well region 205 located within the second active region II; And a dielectric layer (212) filled in the concave groove, wherein the semiconductor substrate on one side of the concave groove (201) is a first active region (I), and the semiconductor substrate on the other side of the concave groove Region (II); The first well region (204) and the second well region (205) form a depletion region at a junction of the bottom of the concave groove; The ion concentration of the first well region 204 at the bottom of the concave groove 201 is larger than the concentration of the other portion of the first well region 204 and the ion concentration of the ions of the second well region 205 at the bottom of the concave groove 201 The concentration is greater than the concentration of the second well region 205 at other locations.

본 발명은, 바람직한 실시예들을 통해 상기와 같이 제공되었으나, 이는 본 발명을 한정하기 위한 것이 아니며, 당해 기술분야에서의 통상의 기술자는 본 발명의 정신을 위배하지 않는 범위 내에서, 상기 공개된 방법 및 기술 내용을 이용하여 본 발명의 기술 방안에 대해 가능한 변경 및 수정할 수 있다. 따라서, 본 발명의 기술 방안의 내용을 벗어나지 않는 범위에서, 본 발명의 기술적 본질에 따라 상기 실시예에 대해 행한 간단한 수정, 균등한 변화 및 수식은, 모두 본 발명의 기술적 보호범위 내에 속한다. While the invention has been shown and described with reference to certain preferred embodiments thereof, it is not intended to be exhaustive or to limit the invention to the precise forms disclosed, And the technical content of the present invention may be changed and modified as far as possible. Accordingly, it is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the present invention as defined by the appended claims rather than by the foregoing description.

Claims (18)

반도체 기판에 있어서, 상기 반도체 기판을 제1 활성 영역 및 제2 활성 영역으로 나누는 오목홈을 상기 반도체 기판 내에 형성하는 단계;
상기 오목홈의 측벽에 사이드윌을 형성하는 단계;
상기 제1 활성 영역 내에 제1 웰 영역을 형성하고, 상기 제2 활성 영역 내에 제2 웰 영역을 형성하며, 상기 제1 웰 영역과 제2 웰 영역의 연결부에 공핍 영역을 형성하는 단계;
상기 사이드윌의 형성 후에, 상기 오목홈의 바닥부의 제1 웰 영역에서 상기 제1 활성 영역에 형성된 제1 웰 영역의 이온 유형과 같은 유형의 이온을 주입하는 제1차 이온 주입을 진행하고, 상기 오목홈의 바닥부의 제2 웰 영역에서 상기 제2 활성 영역에 형성된 제2 웰 영역의 이온 유형과 같은 유형의 이온을 주입하는 제2차 이온 주입을 진행하는 단계; 및
상기 이온 주입 후에, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계
를 포함하는 반도체 구조의 형성방법.A semiconductor substrate, comprising: forming a recessed groove in the semiconductor substrate dividing the semiconductor substrate into a first active region and a second active region;
Forming a sidewall on a side wall of the concave groove;
Forming a first well region in the first active region, forming a second well region in the second active region, and forming a depletion region in the junction of the first well region and the second well region;
After the formation of the side well, a first ion implantation is performed to implant ions of the same type as the ion type of the first well region formed in the first active region in the first well region of the bottom of the recessed groove, Conducting a second ion implantation implanting ions of the same type as the ion type of the second well region formed in the second active region in the second well region of the bottom of the recessed groove; And
After the ion implantation, filling the dielectric layer in the concave groove to form the isolation structure
≪ / RTI > 제1항에 있어서,
상기 오목홈의 바닥부의 제1 웰 영역에서 제1차 이온 주입을 진행하는 단계는,
상기 반도체 기판과 상기 오목홈으로 형성된 표면에 패턴화된 제1 마스크층을 형성하여, 제1차 이온 주입 영역을 정의하는 단계;
상기 패턴화된 제1 마스크층을 마스크로 하여, 제1차 이온 주입을 진행하는 단계; 및
상기 제1차 이온 주입 후에, 상기 패턴화된 제1 마스크층을 제거하는 단계
를 포함하는, 반도체 구조의 형성방법.The method according to claim 1,
Wherein the step of performing the first ion implantation in the first well region of the bottom of the concave groove comprises:
Forming a patterned first mask layer on the surface of the semiconductor substrate and the concave groove to define a first ion implantation region;
Performing a first ion implantation using the patterned first mask layer as a mask; And
Removing the patterned first mask layer after the first ion implantation
≪ / RTI > 제1항에 있어서,
상기 오목홈의 바닥부의 제2 웰 영역에서 제2차 이온 주입을 진행하는 단계는,
상기 반도체 기판과 상기 오목홈으로 형성된 표면에 패턴화된 제2 마스크층을 형성하여, 제2차 이온 주입 영역을 정의하는 단계;
상기 패턴화된 제2 마스크층을 마스크로 하여, 제2차 이온 주입을 진행하는 단계; 및
상기 제2차 이온 주입 후에, 상기 패턴화된 제2 마스크층을 제거하는 단계
를 포함하는, 반도체 구조의 형성방법.The method according to claim 1,
Wherein the step of performing the second ion implantation in the second well region of the bottom of the concave groove comprises:
Forming a patterned second mask layer on the surface of the semiconductor substrate and the concave groove to define a second ion implanted region;
Performing a second ion implantation using the patterned second mask layer as a mask; And
Removing the patterned second mask layer after the second ion implantation
≪ / RTI > 제2항에 있어서,
상기 제1차 이온 주입의 농도는, 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작은, 반도체 구조의 형성방법.3. The method of claim 2,
Wherein the concentration of the first ion implantation is smaller than the ion implantation concentration when the isolation structure is broken. 제4항에 있어서,
상기 제1차 이온 주입의 농도는, 1×1014atom/cm2보다 작은, 반도체 구조의 형성방법.5. The method of claim 4,
Wherein the concentration of the first ion implantation is less than 1 x 10 14 atoms / cm 2 . 제3항에 있어서,
상기 제2차 이온 주입의 농도는, 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작은, 반도체 구조의 형성방법.The method of claim 3,
Wherein the concentration of the second ion implantation is less than the ion implantation concentration when the isolation structure is broken. 제6항에 있어서,
상기 제2차 이온 주입의 농도는, 1×1014atom/cm2보다 작은, 반도체 구조의 형성방법.The method according to claim 6,
Wherein the concentration of the second ion implantation is less than 1 x 10 14 atoms / cm 2 . 제1항에 있어서,
상기 사이드윌의 재료는 산화규소 또는 질화규소인, 반도체 구조의 형성방법.The method according to claim 1,
Wherein the material of the sidewall is silicon oxide or silicon nitride. 제8항에 있어서,
상기 사이드윌의 형성방법은,
상기 오목홈의 표면에 사이드윌의 재료층을 증착하는 단계; 및
상기 사이드윌의 재료층에 대해 에치백을 진행하는 단계
를 포함하는, 반도체 구조의 형성방법.9. The method of claim 8,
The method of forming the side-
Depositing a material layer of the side wil on the surface of the concave groove; And
Step of etching back the material layer of the side wil
≪ / RTI > 제1항에 있어서,
상기 이온 주입 후에, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계 이전에, 상기 사이드윌을 제거하는 단계를 더 포함하는, 반도체 구조의 형성방법.The method according to claim 1,
Further comprising removing the sidewall prior to implanting the dielectric layer into the recessed trench to form the isolation structure after the ion implantation. 제10항에 있어서,
상기 사이드윌을 제거하는 방법은 습식 부식인, 반도체 구조의 형성방법.11. The method of claim 10,
Wherein the method of removing the sidewall is wet erosion. 제1항에 있어서,
상기 오목홈을 반도체 기판 내에 형성하는 단계 이전에, 차단층이 형성된 패드산화층을 상기 반도체 기판 상에 형성하는 단계를 더 포함하는, 반도체 구조의 형성방법.The method according to claim 1,
Further comprising forming a pad oxide layer on the semiconductor substrate on which the barrier layer is formed, prior to forming the concave groove in the semiconductor substrate. 제12항에 있어서,
상기 패드산화층의 재료는 산화규소이며,
상기 차단층의 재료는 질화규소인, 반도체 구조의 형성방법.13. The method of claim 12,
Wherein the material of the pad oxide layer is silicon oxide,
Wherein the material of the barrier layer is silicon nitride. 제1항에 있어서,
상기 오목홈의 측벽에 사이드윌을 형성하는 단계 이전에, 상기 오목홈의 표면에 산화규소층을 형성하는 단계를 더 포함하는, 반도체 구조의 형성방법.The method according to claim 1,
Further comprising the step of forming a silicon oxide layer on the surface of the recessed groove prior to the step of forming the sidewall on the side wall of the recessed groove. 제14항에 있어서,
상기 산화규소층의 형성방법은 열산화법인, 반도체 구조의 형성방법. 15. The method of claim 14,
Wherein the method of forming the silicon oxide layer is a thermal oxidation method. 제1항에 있어서,
상기 유전체층의 재료는 산화규소인, 반도체 구조의 형성방법.The method according to claim 1,
Wherein the material of the dielectric layer is silicon oxide. 제1항에서,
상기 반도체 기판 상에 오목홈을 형성하는 방법은,
상기 반도체 기판 상에 패턴화된 제3 마스크층을 형성하여, 상기 오목홈의 위치를 정의하는 단계; 및
상기 패턴화된 제3 마스크층을 마스크로 하여 상기 반도체 기판에 대해 식각을 진행하는 단계
를 포함하는, 반도체 구조의 형성방법.The method of claim 1,
A method of forming a concave groove on a semiconductor substrate includes:
Forming a patterned third mask layer on the semiconductor substrate to define a position of the recessed groove; And
Etching the semiconductor substrate using the patterned third mask layer as a mask
≪ / RTI > 오목홈을 구비한 반도체 기판;
상기 오목홈의 측벽에 위치하는 사이드윌;
제1 활성 영역 내에 위치하는 제1 웰 영역과, 제2 활성 영역 내에 위치하는 제2 웰 영역; 및
상기 오목홈에 충전된 유전체층
을 포함하고,
상기 오목홈의 한쪽에 있는 반도체 기판은 제1 활성 영역이고, 상기 오목홈의 다른 한쪽에 있는 반도체 기판은 제2 활성 영역이며,
상기 제1 웰 영역과 상기 제2 웰 영역은 상기 오목홈의 바닥부의 연결부에 공핍 영역을 형성하고,
상기 오목홈의 바닥부의 제1 웰 영역의 이온 농도가 상기 제1 웰 영역 외의 기타 위치의 농도보다 크고, 상기 오목홈의 바닥부의 제2 웰 영역의 이온 농도가 제2 웰 영역 외의 기타 위치의 농도보다 큰,
반도체 구조.A semiconductor substrate having a concave groove;
A side wall positioned on a side wall of the concave groove;
A first well region located within a first active region, a second well region located within a second active region, And
The dielectric layer filled in the concave groove
/ RTI >
Wherein the semiconductor substrate on one side of the concave groove is a first active region and the semiconductor substrate on the other side of the concave groove is a second active region,
Wherein the first well region and the second well region form a depletion region at a connection portion of a bottom portion of the concave groove,
The concentration of ions in the first well region at the bottom of the concave groove is larger than the concentration at other positions outside the first well region, and the concentration of ions in the second well region at the bottom of the concave groove exceeds the concentration Larger,
Semiconductor structure.
KR1020130054966A 2013-01-10 2013-05-15 A method for forming a semiconductor structure KR101477606B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310009786.9 2013-01-10
CN201310009786.9A CN103928383B (en) 2013-01-10 2013-01-10 Forming method of semiconductor structure, and semiconductor structure

Publications (2)

Publication Number Publication Date
KR20140090924A KR20140090924A (en) 2014-07-18
KR101477606B1 true KR101477606B1 (en) 2014-12-30

Family

ID=51146561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130054966A KR101477606B1 (en) 2013-01-10 2013-05-15 A method for forming a semiconductor structure

Country Status (3)

Country Link
KR (1) KR101477606B1 (en)
CN (1) CN103928383B (en)
TW (1) TWI523115B (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336660B (en) * 2014-07-30 2018-07-10 中芯国际集成电路制造(上海)有限公司 Semiconductor devices and forming method thereof
CN105529250B (en) * 2014-09-30 2020-10-09 中芯国际集成电路制造(上海)有限公司 High-energy ion implantation method and semiconductor structure
CN112750699A (en) * 2019-10-29 2021-05-04 长鑫存储技术有限公司 Semiconductor structure and manufacturing method thereof
CN117316947B (en) * 2023-11-27 2024-05-24 厦门科塔电子有限公司 ESD protection device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation
KR100523648B1 (en) * 2003-12-31 2005-10-24 동부아남반도체 주식회사 Method for separating region of semiconductor device
KR100561519B1 (en) * 2003-12-30 2006-03-17 동부아남반도체 주식회사 Well Making Method In The Semiconductor Device Manufacture Processing

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686252B2 (en) * 2001-03-10 2004-02-03 International Business Machines Corporation Method and structure to reduce CMOS inter-well leakage
KR100511925B1 (en) * 2003-12-23 2005-09-05 주식회사 하이닉스반도체 Method for forming element isolating layer of semiconductor device
US20070026599A1 (en) * 2005-07-27 2007-02-01 Advanced Micro Devices, Inc. Methods for fabricating a stressed MOS device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation
KR100561519B1 (en) * 2003-12-30 2006-03-17 동부아남반도체 주식회사 Well Making Method In The Semiconductor Device Manufacture Processing
KR100523648B1 (en) * 2003-12-31 2005-10-24 동부아남반도체 주식회사 Method for separating region of semiconductor device

Also Published As

Publication number Publication date
CN103928383A (en) 2014-07-16
KR20140090924A (en) 2014-07-18
CN103928383B (en) 2017-05-24
TWI523115B (en) 2016-02-21
TW201428856A (en) 2014-07-16

Similar Documents

Publication Publication Date Title
US8148774B2 (en) Method of fabricating semiconductor device with a high breakdown voltage between neighboring wells
US10103244B2 (en) Drain extended MOS transistors with split channel
US10008532B2 (en) Implant isolated devices and method for forming the same
US20110079850A1 (en) Semiconductor structure including high voltage device
KR101477606B1 (en) A method for forming a semiconductor structure
KR20020094955A (en) Semiconductor device with sti sidewall implant
CN112970111A (en) Method and apparatus including well boundary under active region of tap
US6686252B2 (en) Method and structure to reduce CMOS inter-well leakage
JP4501183B2 (en) Manufacturing method of semiconductor device
US6562697B1 (en) Methods of implanting ions into different active areas to provide active areas having increased ion concentrations adjacent to isolation structures
KR101364285B1 (en) Implant isolated devices and method for forming the same
CN113690144B (en) MOS transistor, manufacturing method thereof and three-dimensional memory comprising MOS transistor
US9219013B2 (en) Technique for manufacturing semiconductor devices comprising transistors with different threshold voltages
CN108376683B (en) Method for manufacturing source electrode and semiconductor device
CN104022154A (en) SOI PMOS ESD device and manufacturing method thereof
KR101478272B1 (en) A semiconductor structure and a method for manufacturing the same
KR100587674B1 (en) Transistor structure for use in semiconductor device and method thereof
KR100603931B1 (en) Method for manufacturing semiconductor device
US8962410B2 (en) Transistors with different threshold voltages
JP2008235567A (en) Manufacturing method of semiconductor device and semiconductor device
KR20050059749A (en) Method of manufacturing semiconductor device
KR20060122526A (en) Method of manufacturing semiconductor device
KR20090049190A (en) Semicondutor device having modified recess channel gate and method for fabricating the same
KR20040037994A (en) Method for manufacturing a semiconductor device
JP2012043829A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190903

Year of fee payment: 6