JP2012043829A

JP2012043829A - Method of manufacturing semiconductor device

Info

Publication number: JP2012043829A
Application number: JP2010180905A
Authority: JP
Inventors: Yoshikazu Moriwaki; 嘉一森脇
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-08-12
Filing date: 2010-08-12
Publication date: 2012-03-01

Abstract

PROBLEM TO BE SOLVED: To provide a low-cost semiconductor device by suppressing increase of manufacturing processes when a predetermined element is introduced into a gate electrode by ion implantation to form a MOS transistor with a gate electrode having a different work function.SOLUTION: In a method of manufacturing a semiconductor device, a mask pattern having a first mask 6b covering from a first region 1a to a second region 1b, a space part 7b provided above the second region, and a second mask 6c covering from the second region 1b to a third region 1c, is provided on conductive films 5a and 5b. A sidewall film 7a is provided inside the space and on first lateral faces of the first and second masks. Impurities are implanted into a region of the conductive film located below the sidewall film adjoined to the first lateral face. Anisotropic etching is performed using the sidewall film as a mask to form a gate insulating film and a gate electrode in a MOS transistor.

Description

本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

半導体装置の高性能化のため、半導体装置に用いられる回路を構成するＭＯＳトランジスタに対して、ゲート電極の仕事関数を制御する技術が知られている（特許文献１）。 In order to improve the performance of a semiconductor device, a technique for controlling the work function of a gate electrode for a MOS transistor constituting a circuit used in the semiconductor device is known (Patent Document 1).

また、微細化したゲート電極等の配線層を精度よくパターニングするために、サイドウォール状に形成したマスク層を用いて配線層のエッチングを行う技術が知られている（特許文献２） In addition, in order to accurately pattern a wiring layer such as a miniaturized gate electrode, a technique is known in which a wiring layer is etched using a mask layer formed in a sidewall shape (Patent Document 2).

特開２００６−４１３３９号公報JP 2006-41339 A 特開２００９−９４１２５号公報JP 2009-94125 A

ＭＯＳトランジスタのゲート電極の仕事関数を制御するには、特許文献１に記載されているようにゲート電極に窒素をイオン注入する方法がある。１つの半導体基板上に２種類の仕事関数を有するゲート電極を形成するには、フォトレジスト膜等を用いてゲート電極の所定の領域をマスクすることで、イオン注入を行わない領域を形成する必要があった。このため、イオン注入打ち分け用のマスク形成に伴う、製造工程が増加することとなっていた。 In order to control the work function of the gate electrode of the MOS transistor, there is a method in which nitrogen is ion-implanted into the gate electrode as described in Patent Document 1. In order to form a gate electrode having two types of work functions on one semiconductor substrate, it is necessary to form a region where ion implantation is not performed by masking a predetermined region of the gate electrode using a photoresist film or the like. was there. For this reason, the manufacturing process accompanying the formation of the mask for ion implantation separation increased.

このように、上述のサイドウォール状のマスク層を用いてゲート電極のパターニングを行うような微細化の進んだＭＯＳトランジスタにおいて、さらにゲート電極の仕事関数の異なるＭＯＳトランジスタも形成しようとすると、製造工程が複雑なものとなり、製造コストが大きく増加してしまうと言う問題があった。 In this way, in a MOS transistor with advanced miniaturization in which the gate electrode is patterned using the above-mentioned sidewall-like mask layer, if a MOS transistor having a different work function of the gate electrode is to be formed, a manufacturing process is performed. However, there is a problem that the manufacturing cost is greatly increased.

一実施形態は、
第１の方向に配列された第１の領域、第２の領域及び第３の領域を有する半導体基板を準備する工程と、
前記半導体基板の第１の領域、第２の領域及び第３の領域上に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に向かって順に、前記第１の領域の一部から第２の領域の一部までを覆う第１のマスク、第２の領域の上方にスペース部、及び前記第２の領域の一部から第３の領域の一部までを覆う第２のマスクを有するマスクパターンを設ける工程と、
前記スペース部内にサイドウォール膜を埋め込むと共に、前記第１及び第３の領域の上方に位置して前記第１及び第２のマスクの前記第１の方向に垂直な第1の側面に接するようにサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記第１、第２及び第３の領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記第１、第２及び第３の領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、３つのＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。 One embodiment is:
Preparing a semiconductor substrate having a first region, a second region, and a third region arranged in a first direction;
Forming an insulating film and a conductive film in order on the first region, the second region, and the third region of the semiconductor substrate;
On the conductive film, in order toward the first direction, a first mask that covers a part from the first region to a part of the second region, a space part above the second region, And providing a mask pattern having a second mask covering a part of the second region to a part of the third region;
A sidewall film is embedded in the space portion, and is located above the first and third regions so as to be in contact with a first side surface perpendicular to the first direction of the first and second masks. Providing a sidewall film;
Using the mask pattern and the sidewall film as a mask, implanting impurities into a conductive film region located under the sidewall film in contact with the first side surface;
Removing the mask pattern;
Using the sidewall film as a mask, anisotropic etching is performed on the conductive film and the insulating film to form a gate insulating film and a gate electrode on the first, second, and third regions, respectively. Process,
Forming three MOS transistors by forming source and drain regions on both sides of the first, second and third regions with the gate electrode in between, respectively;
The present invention relates to a method for manufacturing a semiconductor device having

他の実施形態は、
第１の方向に配列された３以上の領域を有する半導体基板を準備する工程と、
前記半導体基板上の全面に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に関して、隣り合う２つの領域のうち一方の領域の一部から他方の領域の一部までを覆う複数のマスク、及び隣り合うマスクの間に１以上のスペース部を有するマスクパターンを設ける工程と、
（ａ）前記スペース部内にサイドウォール膜を埋め込むと共に、
（ｂ）前記第１の方向に関して最も端に位置する２つのマスクのうち少なくとも一方のマスクにおける、前記第１の方向に垂直で、かつ、前記第１の方向に関して最も端に位置する第1の側面上にサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面上に設けたサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、２以上のＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。 Other embodiments are:
Preparing a semiconductor substrate having three or more regions arranged in a first direction;
A step of sequentially forming an insulating film and a conductive film on the entire surface of the semiconductor substrate;
On the conductive film, with respect to the first direction, a plurality of masks covering a part of one of the two adjacent regions to a part of the other region, and one or more between the adjacent masks Providing a mask pattern having a space portion;
(A) a sidewall film is embedded in the space portion;
(B) The first of the two masks located at the extreme end with respect to the first direction is perpendicular to the first direction and located at the extreme end with respect to the first direction in at least one of the two masks. Providing a sidewall film on the side surface;
Using the mask pattern and the sidewall film as a mask, and implanting impurities into a conductive film region located under the sidewall film provided on the first side surface;
Removing the mask pattern;
Forming the gate insulating film and the gate electrode on the region by performing anisotropic etching on the conductive film and the insulating film, respectively, using the sidewall film as a mask;
Obtaining two or more MOS transistors by forming source and drain regions on both sides of the region across the gate electrode,
The present invention relates to a method for manufacturing a semiconductor device having

イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制できる。これにより、低コストで半導体装置を製造できる。 When a predetermined element is introduced into the gate electrode by ion implantation to form a gate electrode MOS transistor having a different work function, an increase in manufacturing steps can be suppressed. Thereby, a semiconductor device can be manufactured at low cost.

第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 第１実施例の一工程を説明する図である。It is a figure explaining 1 process of 1st Example. 図１１の構造を表す上面図である。It is a top view showing the structure of FIG. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example. 第２実施例の一工程を説明する図である。It is a figure explaining 1 process of 2nd Example.

（第１実施例）
図１〜１１は、第１実施例の半導体装置の製造方法の一例を説明するための断面模式図、図１２は図１１の上面図である。本実施例では、異なる仕事関数のゲート電極を有するＮチャネル型のＭＯＳトランジスタを形成する場合について説明する。 (First embodiment)
1 to 11 are schematic cross-sectional views for explaining an example of a manufacturing method of the semiconductor device of the first embodiment, and FIG. 12 is a top view of FIG. In this embodiment, a case where an N-channel MOS transistor having gate electrodes having different work functions is formed will be described.

図１に示すように、Ｐ型シリコンからなる半導体基板１に、ＳＴＩ法等で酸化シリコン（ＳｉＯ₂）等の絶縁膜を埋め込んで、素子分離領域２を形成する。図１及び１２中の、素子分離領域２で外周を区画された３つの領域が、各ＭＯＳトランジスタの活性領域となる。該３つの領域は第１の方向８に向かって、第１の領域１ａ、第２の領域１ｂ、及び第３の領域１ｃの順に配列されている。 As shown in FIG. 1, an element isolation region 2 is formed by embedding an insulating film such as silicon oxide (SiO ₂ ) in a semiconductor substrate 1 made of P-type silicon by an STI method or the like. 1 and 12, the three regions whose outer periphery is partitioned by the element isolation region 2 are active regions of the MOS transistors. The three regions are arranged in the first direction 8 in the order of a first region 1a, a second region 1b, and a third region 1c.

本実施例では、領域Ａに、第１の仕事関数を有するゲート電極を備えたＭＯＳトランジスタが配置される。また領域Ｂに、第２の仕事関数を有するゲート電極を備えたＭＯＳトランジスタが配置される。 In this embodiment, a MOS transistor including a gate electrode having a first work function is arranged in the region A. In the region B, a MOS transistor having a gate electrode having the second work function is arranged.

図２に示すように、半導体基板１の上面に、ゲート絶縁膜用の絶縁膜４を形成する。絶縁膜としては、ＨｆＯ₂（酸化ハフニウム）、ＨｆＳｉＯ（ハフニウムシリケート）、ＨｆＡｌＯＮ（窒化ハフニウムアルミネート）等のＨｉｇｈ−Ｋ膜（高誘電体膜）やＳｉＯ₂（酸化シリコン）、ＳｉＯＮ（酸窒化シリコン）等が使用できる。 As shown in FIG. 2, an insulating film 4 for a gate insulating film is formed on the upper surface of the semiconductor substrate 1. As the insulating film, a High-K film (high dielectric film) such as HfO ₂ (hafnium oxide), HfSiO (hafnium silicate), HfAlON (hafnium nitride aluminate), SiO ₂ (silicon oxide), SiON (silicon oxynitride) ) Etc. can be used.

絶縁膜４上に、ゲート電極用の導電膜５を形成する。導電膜５としては、高融点金属膜を用いることができ、具体的には、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等を例示できる。導電膜５上に、ＣＶＤ法で形成した酸化シリコンを用いて、犠牲絶縁膜６を形成する。 A conductive film 5 for a gate electrode is formed on the insulating film 4. As the conductive film 5, a refractory metal film can be used. Specifically, titanium (Ti), tungsten (W), molybdenum (Mo), chromium (Cr), tantalum (Ta), niobium (Nb). Etc. can be illustrated. A sacrificial insulating film 6 is formed on the conductive film 5 using silicon oxide formed by a CVD method.

図３に示すように、フォトレジスト膜で形成したマスク（図示せず）を用いて異方性ドライエッチングを行い、サイドウォール形成のためのダミーパターンとなるように犠牲絶縁膜６をパターニングする。これにより、第１の方向８に順に、第１のマスク６ｂ、スペース部６ａ、第２のマスク６ｃを有するマスクパターンが形成される。第１のマスク６ｂは、導電膜上において、第１の方向８に関して第１の領域１ａの一部から第２の領域１ｂの一部を覆うように形成される。第２のマスク６ｃは、導電膜上において、第１の方向８に関して第２の領域１ｂの一部から第３の領域１ｃの一部を覆うように形成される。また、スペース部６ａは、導電膜５上の第１のマスク６ｂと第２のマスク６ｃの間で、第２の領域１ｂの上方に設けられる。 As shown in FIG. 3, anisotropic dry etching is performed using a mask (not shown) formed of a photoresist film, and the sacrificial insulating film 6 is patterned so as to be a dummy pattern for forming a sidewall. Thus, a mask pattern having the first mask 6b, the space 6a, and the second mask 6c is formed in the first direction 8 in order. The first mask 6 b is formed on the conductive film so as to cover a part of the second region 1 b from a part of the first region 1 a in the first direction 8. The second mask 6 c is formed on the conductive film so as to cover a part of the third region 1 c from a part of the second region 1 b in the first direction 8. The space 6a is provided above the second region 1b between the first mask 6b and the second mask 6c on the conductive film 5.

図４に示すように、ＣＶＤ法にて窒化シリコン膜７を形成する。この際に、第１のマスク６ｂと第２のマスク６ｃ間のスペース部６ａの部分が窒化シリコン膜７で完全に充填されるような膜厚に設定する。スペース部６ａは、図１の領域Ａに配置されるＭＯＳトランジスタのゲート電極が形成される場所に対応する。窒化シリコン膜７は、後の工程で、ゲート電極のエッチングの際のハードマスクとして使用される。 As shown in FIG. 4, a silicon nitride film 7 is formed by a CVD method. At this time, the thickness is set such that the space 6a between the first mask 6b and the second mask 6c is completely filled with the silicon nitride film 7. Space portion 6a corresponds to a place where the gate electrode of the MOS transistor arranged in region A in FIG. 1 is formed. The silicon nitride film 7 is used as a hard mask when the gate electrode is etched in a later process.

図５に示すように、窒化シリコン膜のエッチバックを行い、第1のマスク６ｂ及び第２のマスク６ｃの第１の方向８に関して最も端に位置すると共に第１及び第３の領域の上方に位置し、かつ第1の方向８に垂直な側面上に窒化シリコン膜を残存させて、サイドウォール膜７ａを形成する。これと同時に、第１のマスク６ｂと第２のマスク６ｃ間のスペース部６ａにおいては、隙間部分が完全に充填されたサイドウォール膜７ｂが残存する。 As shown in FIG. 5, the silicon nitride film is etched back to be located at the extreme end in the first direction 8 of the first mask 6b and the second mask 6c and above the first and third regions. The side wall film 7 a is formed by leaving the silicon nitride film on the side surface that is positioned and perpendicular to the first direction 8. At the same time, in the space 6a between the first mask 6b and the second mask 6c, the sidewall film 7b in which the gap is completely filled remains.

図６に示すように、斜めイオン注入法を用いて、導電膜５内に窒素（Ｎ）をイオン注入する。イオン注入のドーズ量は、例えば１×１０¹⁴〜１×１０¹⁶ａｔｏｍｓ／ｃｍ²の範囲で設定される。ここで注入する窒素のドーズ量によって、ゲート電極の仕事関数が最適となるように調整することができる。斜めイオン注入法を用いることにより、図６の左右両端に位置するサイドウォール膜７ａの下方に位置する導電膜の領域内にも窒素が導入される。これにより、導電膜５には、窒素を含有しない領域５ａと、窒素を含有する領域５ｂが形成される。 As shown in FIG. 6, nitrogen (N) is ion-implanted into the conductive film 5 by using an oblique ion implantation method. The dose of ion implantation is set in the range of, for example, 1 × 10 ¹⁴ to 1 × 10 ¹⁶ atoms / cm ² . The work function of the gate electrode can be adjusted to be optimal depending on the dose of nitrogen implanted here. By using the oblique ion implantation method, nitrogen is also introduced into the region of the conductive film located below the sidewall film 7a located at both the left and right ends in FIG. As a result, a region 5 a not containing nitrogen and a region 5 b containing nitrogen are formed in the conductive film 5.

このように、マスクパターン６は窒素のイオン注入を行う際のマスクとしても機能するため、窒素の導入を行わないゲート電極領域（５ａ）が完全に形成されるような配置とする。すなわち、図６の中央のサイドウォール膜７ｂを形成するには、第１及び第２のマスクの何れか一方の側面があればよいが、サイドウォール膜７ａとマスクの間に隙間ができると、イオン注入のマスクとして機能しないため、そのような配置は避ける。 Thus, since the mask pattern 6 also functions as a mask when performing ion implantation of nitrogen, the arrangement is such that the gate electrode region (5a) where nitrogen is not introduced is completely formed. That is, in order to form the sidewall film 7b in the center of FIG. 6, it suffices if there is a side surface of one of the first and second masks, but if a gap is formed between the sidewall film 7a and the mask, Such an arrangement is avoided because it does not function as a mask for ion implantation.

図７に示すように、希釈したフッ酸（ＨＦ）を薬液として用いた湿式エッチングによって、マスクパターン６を除去する。この際、サイドウォール膜７ａ及び７ｂは窒化シリコンで形成されているため、エッチングされずに残存する。 As shown in FIG. 7, the mask pattern 6 is removed by wet etching using diluted hydrofluoric acid (HF) as a chemical solution. At this time, since the sidewall films 7a and 7b are formed of silicon nitride, they remain without being etched.

図８に示すように、サイドウォール膜７ａ及び７ｂをマスクとして導電膜５及び絶縁膜４の異方性エッチングを行う。領域Ａには、窒素を含有しない導電膜（５ａ）によって、第１の仕事関数を有する第１のゲート電極が形成される。領域Ｂには、窒素を含有する導電膜（５ｂ）によって、第２の仕事関数を有する第２のゲート電極が形成される。第１および第２のゲート電極は、含有されている窒素の濃度が異なるため、異なる仕事関数を有している。また、第１及び第２のゲート電極の下には、絶縁膜からなるゲート絶縁膜４が形成される。 As shown in FIG. 8, anisotropic etching of the conductive film 5 and the insulating film 4 is performed using the sidewall films 7a and 7b as a mask. In the region A, the first gate electrode having the first work function is formed by the conductive film (5a) not containing nitrogen. In the region B, the second gate electrode having the second work function is formed by the conductive film (5b) containing nitrogen. The first and second gate electrodes have different work functions because of different concentrations of nitrogen contained therein. A gate insulating film 4 made of an insulating film is formed under the first and second gate electrodes.

図９に示すように、加熱したリン酸（Ｈ₃ＰＯ₄）を薬液として用いた湿式エッチングによって、サイドウォール膜７ａ及び７ｂを除去する。この後に、低濃度のＮ型不純物としてリン（Ｐ）を活性領域にイオン注入し、ＬＤＤ領域１０を形成する。 As shown in FIG. 9, the sidewall films 7a and 7b are removed by wet etching using heated phosphoric acid (H ₃ PO ₄ ) as a chemical solution. Thereafter, phosphorus (P) is ion-implanted into the active region as a low concentration N-type impurity to form the LDD region 10.

図１０に示すように、酸化シリコンまたは窒化シリコン等の絶縁膜を用いて、ゲート電極（５ａ、５ｂ）の側面にゲートサイドウォール１１を形成する。この後に、高濃度のＮ型不純物としてヒ素（Ａｓ）を活性領域にイオン注入し、ＳＤ領域１２を形成する。ＬＤＤ領域１０およびＳＤ領域１２は各ＭＯＳトランジスタのソース及びドレイン領域として機能する。なお、ＬＤＤ領域１０やＳＤ領域１２を形成する際に、トランジスタの短チャネル効果の防止や高性能化を目的とした不純物領域（例えば、ポケット注入領域や、ハロー注入領域等）を形成してもよい。 As shown in FIG. 10, gate sidewalls 11 are formed on the side surfaces of the gate electrodes (5a, 5b) using an insulating film such as silicon oxide or silicon nitride. Thereafter, arsenic (As) is ion-implanted into the active region as a high concentration N-type impurity to form the SD region 12. The LDD region 10 and the SD region 12 function as the source and drain regions of each MOS transistor. Note that when forming the LDD region 10 and the SD region 12, an impurity region (for example, a pocket implantation region, a halo implantation region, or the like) for the purpose of preventing the short channel effect of the transistor or improving the performance may be formed. Good.

図１１に示すように、酸化シリコンを用いて層間絶縁膜１３を形成し、表面をＣＭＰ法で平坦化する。ＳＤ領域１２に接続するコンタクトプラグ１４をタングステン等で形成する。コンタクトプラグ１４に接続する金属配線１５をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。また、図示していないが、ゲート電極（５ａ、５ｂ）に接続するコンタクトプラグと引き出し用の金属配線も同様に形成する。必要に応じて、さらに上層の配線層や表面保護膜等を形成すれば半導体装置が完成する。 As shown in FIG. 11, an interlayer insulating film 13 is formed using silicon oxide, and the surface is planarized by CMP. A contact plug 14 connected to the SD region 12 is formed of tungsten or the like. Metal wiring 15 connected to the contact plug 14 is formed of aluminum (Al), copper (Cu), or the like. Although not shown, contact plugs connected to the gate electrodes (5a, 5b) and lead-out metal wirings are also formed in the same manner. If necessary, an upper wiring layer, surface protective film, or the like is formed to complete the semiconductor device.

本実施例では、図６に示したように、ゲート電極のパターニングのために形成したマスク層及びマスクパターン（６、７）をマスクとして用いて、斜めイオン注入を行うことにより、窒素濃度の異なるゲート電極領域を形成することができる。このため、従来、必要だったイオン注入の打ち分けのためのマスク層を別に形成する必要が無い。従って、仕事関数の異なるゲート電極を有したＭＯＳトランジスタを低コストで形成することができる。 In this embodiment, as shown in FIG. 6, the nitrogen concentration differs by performing oblique ion implantation using the mask layer and the mask pattern (6, 7) formed for patterning the gate electrode as a mask. A gate electrode region can be formed. For this reason, it is not necessary to separately form a mask layer for ion implantation that has been conventionally required. Therefore, a MOS transistor having gate electrodes with different work functions can be formed at low cost.

なお、ゲート電極の一方（領域Ａに形成されるゲート電極）に窒素がまったく導入されていない状態のみに限定する必要は無く、領域ＡとＢに形成されるゲート電極の両方に窒素を注入して、窒素濃度が異なるゲート電極を形成する場合にも本実施例は適用できる。すなわち、図２でゲート電極用の導電膜５を形成した状態で低濃度の窒素を導電膜全体にあらかじめ導入しておき、図６の工程では、高濃度の窒素濃度とする領域のみに追加の窒素導入を行えばよい。さらに、窒素以外の元素を一部のゲート電極にイオン注入で導入して、ゲート電極の仕事関数の制御を行う場合にも、本実施例は適用可能である。 Note that it is not necessary to be limited to the state where nitrogen is not introduced at all into one of the gate electrodes (the gate electrode formed in the region A). Nitrogen is implanted into both the gate electrodes formed in the regions A and B. Thus, this embodiment can also be applied when forming gate electrodes having different nitrogen concentrations. That is, in the state where the conductive film 5 for the gate electrode is formed in FIG. 2, low concentration nitrogen is introduced into the entire conductive film in advance, and in the process of FIG. Nitrogen may be introduced. Furthermore, this embodiment can also be applied to the case where an element other than nitrogen is introduced into a part of the gate electrode by ion implantation to control the work function of the gate electrode.

ゲート電極用の導電膜としては、多結晶シリコン膜や、多結晶シリコン膜上に高融点金属膜を堆積した積層膜も使用可能である。多結晶シリコン膜を用いる場合には、本実施例を用いてＮ型の不純物元素（リン等）またはＰ型の不純物元素（ホウ素等）をイオン注入することで、ゲート電極の仕事関数を制御することも可能である。 As the conductive film for the gate electrode, a polycrystalline silicon film or a laminated film in which a refractory metal film is deposited on the polycrystalline silicon film can be used. In the case of using a polycrystalline silicon film, the work function of the gate electrode is controlled by ion implantation of an N-type impurity element (such as phosphorus) or a P-type impurity element (such as boron) using this embodiment. It is also possible.

（第２実施例）
本実施例は、第１実施例の変形例に関するものであり、第２のマスクの第１の側面上にサイドウォール膜を形成しない点が第１実施例とは異なる。以下、図３〜２０参照して、第２実施例の半導体装置の製造方法の一例を説明する。なお、第１実施例と共通する工程の説明は省略する。 (Second embodiment)
This embodiment relates to a modification of the first embodiment, and differs from the first embodiment in that a sidewall film is not formed on the first side surface of the second mask. Hereinafter, an example of a method of manufacturing the semiconductor device according to the second embodiment will be described with reference to FIGS. In addition, description of the process common to 1st Example is abbreviate | omitted.

図１〜４の工程までは第１実施例と同様にして、窒化シリコン膜７までを形成する。 Up to the steps of FIGS. 1 to 4, the silicon nitride film 7 is formed in the same manner as in the first embodiment.

図１３に示すように、窒化シリコン膜７上にフォトレジスト膜等を用いてマスク（図示せず）を設けた後、このマスクパターンを用いて、窒化シリコン膜７の一部を除去して、第２のマスク６ｃの、第1の方向８に関して最も端に位置すると共に第３の領域１ｃの上方に位置し、かつ第1の方向に垂直な第1の側面９を露出させる。次に、マスクを除去する。 As shown in FIG. 13, after providing a mask (not shown) using a photoresist film or the like on the silicon nitride film 7, using this mask pattern, a part of the silicon nitride film 7 is removed, The first side face 9 of the second mask 6c located at the end in the first direction 8 and above the third region 1c and perpendicular to the first direction is exposed. Next, the mask is removed.

図１４に示すように、窒化シリコン膜のエッチバックを行い、第１のマスク６ｂの、第1の方向８に関して最も端に位置すると共に第１の領域１ａの上方に位置し、かつ第1の方向に垂直な第1の側面上に窒化シリコン膜を残存させてサイドウォール膜７ａを形成する。また、これと同時にスペース部６ａ内にサイドウォール膜７ｂを残存させる。この際、第２のマスクの第１の側面９上の窒化シリコン膜は予め除去しているため、第１のマスクの第１の側面上及びスペース部内にのみサイドウォール膜７ａ及び７ｂが残存する。 As shown in FIG. 14, the silicon nitride film is etched back, and is located at the end of the first mask 6b in the first direction 8 and above the first region 1a. A sidewall film 7a is formed by leaving the silicon nitride film on the first side surface perpendicular to the direction. At the same time, the sidewall film 7b is left in the space 6a. At this time, since the silicon nitride film on the first side surface 9 of the second mask has been removed in advance, the side wall films 7a and 7b remain only on the first side surface of the first mask and in the space portion. .

図１５に示すように、斜めイオン注入法を用いて、導電膜５内に窒素（Ｎ）をイオン注入する。これにより、導電膜５には、窒素を含有しない領域５ａと、窒素を含有する領域５ｂが形成される。 As shown in FIG. 15, nitrogen (N) is ion-implanted into the conductive film 5 using an oblique ion implantation method. As a result, a region 5 a not containing nitrogen and a region 5 b containing nitrogen are formed in the conductive film 5.

図１６に示すように、マスクパターン６を除去して、２つのサイドウォール膜７ａ及び７ｂを残存させる。 As shown in FIG. 16, the mask pattern 6 is removed to leave two sidewall films 7a and 7b.

図１７に示すように、サイドウォール膜７ａ及び７ｂをマスクとして導電膜５の異方性エッチングを行う。領域Ａには第１の仕事関数を有する第１のゲート電極、領域Ｂには第２の仕事関数を有する第２のゲート電極、第１及び第２のゲート電極の下にゲート絶縁膜４を形成する。 As shown in FIG. 17, anisotropic etching of the conductive film 5 is performed using the sidewall films 7a and 7b as a mask. A first gate electrode having a first work function is formed in the region A, a second gate electrode having a second work function is formed in the region B, and a gate insulating film 4 is formed under the first and second gate electrodes. Form.

図１８に示すように、湿式エッチングによって、サイドウォール膜７ａ及び７ｂを除去した後、ＬＤＤ領域１０を形成する。 As shown in FIG. 18, after the sidewall films 7a and 7b are removed by wet etching, the LDD region 10 is formed.

図１９に示すように、ゲート電極（５ａ、５ｂ）の側面にゲートサイドウォール１１を形成した後、ＳＤ領域１２を形成する。 As shown in FIG. 19, after the gate sidewall 11 is formed on the side surface of the gate electrode (5a, 5b), the SD region 12 is formed.

図２０に示すように、層間絶縁膜１３、コンタクトプラグ１４、金属配線１５、引き出し用の金属配線も同様に形成する。 As shown in FIG. 20, the interlayer insulating film 13, the contact plug 14, the metal wiring 15, and the lead-out metal wiring are formed in the same manner.

本実施例では、第１実施例と同様に、斜めイオン注入を行うことにより、窒素濃度の異なるゲート電極領域を形成することができる。このため、マスク層を別に形成する必要が無く、仕事関数の異なるゲート電極を有したＭＯＳトランジスタを低コストで形成することができる。 In this embodiment, similarly to the first embodiment, gate electrode regions having different nitrogen concentrations can be formed by performing oblique ion implantation. Therefore, it is not necessary to separately form a mask layer, and a MOS transistor having gate electrodes with different work functions can be formed at low cost.

また、斜めイオン注入を行う際には、予め第２のマスクの第１の側面上のサイドウォール膜を除去しているため、第３の領域上にはゲート電極は形成されない。そして、最終的に第１及び第２の領域にゲート電極が形成され、これらのゲート電極を含む２つのＭＯＳトランジスタが形成される。なお、本実施例では第３の領域は半導体領域として示したが、第３の領域はＭＯＳトランジスタとして機能しないため、素子分離領域２を配置した領域となっていても良い。 In addition, when performing oblique ion implantation, the sidewall film on the first side surface of the second mask is removed in advance, so that the gate electrode is not formed on the third region. Finally, gate electrodes are formed in the first and second regions, and two MOS transistors including these gate electrodes are formed. Although the third region is shown as a semiconductor region in this embodiment, the third region does not function as a MOS transistor, and may be a region where the element isolation region 2 is arranged.

また、図１８、図１９の工程において、第３の領域を覆うマスクをフォトレジスト膜等で形成して、第１および第２の領域にのみ、ＬＤＤ領域１０およびＳＤ領域１２を形成することで、第３の領域を半導体基板１の電位を固定するための給電用のコンタクトプラグを配置する領域として使用することも可能である。第１〜第３の領域が含まれるように、半導体基板１と反対導電型のウェルをあらかじめ設けてある場合には、ウェルの電位固定のための給電用コンタクトプラグを配置する領域として使用することも可能である。 Further, in the steps of FIGS. 18 and 19, a mask covering the third region is formed of a photoresist film or the like, and the LDD region 10 and the SD region 12 are formed only in the first and second regions. The third region can also be used as a region in which a contact plug for power feeding for fixing the potential of the semiconductor substrate 1 is disposed. When a well having a conductivity type opposite to that of the semiconductor substrate 1 is provided in advance so as to include the first to third regions, it should be used as a region where a power supply contact plug for fixing the potential of the well is disposed. Is also possible.

（各実施例の変形例）
以上の各実施例ではＮチャネル型のＭＯＳトランジスタの場合について説明したが、ソース及びドレイン領域用のイオン注入で導入する不純物の導電型を変更することで、Ｐチャネル型のＭＯＳトランジスタも同様にして形成できる。具体的には、ＬＤＤ領域とＳＤ領域をＰ型の不純物で形成すればよい。Ｐ型の半導体基板を用いる場合には、Ｐチャネル型のＭＯＳトランジスタを形成する領域には、あらかじめＮ型ウェルを形成しておく。 (Modification of each embodiment)
In each of the embodiments described above, the case of an N channel type MOS transistor has been described. However, by changing the conductivity type of impurities introduced by ion implantation for the source and drain regions, the same applies to the P channel type MOS transistor. Can be formed. Specifically, the LDD region and the SD region may be formed with P-type impurities. When a P-type semiconductor substrate is used, an N-type well is formed in advance in a region where a P-channel MOS transistor is to be formed.

また、同様にして、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタの２種類のＭＯＳトランジスタも形成できる。 Similarly, two types of MOS transistors, that is, an N-channel MOS transistor and a P-channel MOS transistor can be formed.

Ｐチャネル型のＭＯＳトランジスタ、又はＮチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタを形成する場合にも、先に説明した方法と同様にＭＯＳトランジスタを形成することで、製造工程の増加を抑制できる。これにより、低コストで半導体装置を製造できる。 Even when forming a P-channel type MOS transistor or an N-channel type MOS transistor and a P-channel type MOS transistor, an increase in the number of manufacturing steps is suppressed by forming the MOS transistor in the same manner as described above. it can. Thereby, a semiconductor device can be manufactured at low cost.

また、上記各実施例では、２つ又は３つのＭＯＳトランジスタを設ける場合を説明したが、４つ以上のＭＯＳトランジスタを設けても良い。この場合、半導体基板内に４つ以上の領域を設け、導電膜上において第１の方向に順に設けるマスクの数を３以上とし、第１の方向に関して隣り合うマスクの間にスペース部を設ければ良い。 In each of the above embodiments, the case where two or three MOS transistors are provided has been described. However, four or more MOS transistors may be provided. In this case, four or more regions are provided in the semiconductor substrate, the number of masks sequentially provided in the first direction on the conductive film is three or more, and a space portion is provided between adjacent masks in the first direction. It ’s fine.

１半導体基板
１ａ第１の領域
１ｂ第２の領域
１ｃ第３の領域
２素子分離領域
４ゲート絶縁膜
５導電膜
５ａ、５ｂゲート電極
６犠牲絶縁膜
６ａスペース部
６ｂ第１のマスク
６ｃ第２のマスク
７窒化シリコン膜
７ａ、７ｂサイドウォール膜
８第１の方向
９第１の側面
１０ＬＤＤ領域
１１ゲートサイドウォール
１２ＳＤ領域
１３層間絶縁膜
１４コンタクトプラグ
１５金属配線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1a 1st area | region 1b 2nd area | region 1c 3rd area | region 2 Element isolation area 4 Gate insulating film 5 Conductive film 5a, 5b Gate electrode 6 Sacrificial insulating film 6a Space part 6b 1st mask 6c 2nd Mask 7 Silicon nitride film 7a, 7b Side wall film 8 First direction 9 First side surface 10 LDD region 11 Gate side wall 12 SD region 13 Interlayer insulating film 14 Contact plug 15 Metal wiring

Claims

Preparing a semiconductor substrate having a first region, a second region, and a third region arranged in a first direction;
Forming an insulating film and a conductive film in order on the first region, the second region, and the third region of the semiconductor substrate;
On the conductive film, in order toward the first direction, a first mask that covers a part from the first region to a part of the second region, a space part above the second region, And providing a mask pattern having a second mask covering a part of the second region to a part of the third region;
A sidewall film is embedded in the space portion, and is located above the first and third regions so as to be in contact with a first side surface perpendicular to the first direction of the first and second masks. Providing a sidewall film;
Using the mask pattern and the sidewall film as a mask, implanting impurities into a conductive film region located under the sidewall film in contact with the first side surface;
Removing the mask pattern;
Using the sidewall film as a mask, anisotropic etching is performed on the conductive film and the insulating film to form a gate insulating film and a gate electrode on the first, second, and third regions, respectively. Process,
Forming three MOS transistors by forming source and drain regions on both sides of the first, second and third regions with the gate electrode in between, respectively;
A method for manufacturing a semiconductor device comprising:

The first, second and third regions are P-wells;
The source and drain regions are N-type source and drain regions,
The method of manufacturing a semiconductor device according to claim 1, wherein the MOS transistor is an N-channel MOS transistor.

The first, second and third regions are N-wells;
The source and drain regions are P-type source and drain regions,
The method of manufacturing a semiconductor device according to claim 1, wherein the MOS transistor is a P-channel MOS transistor.

Of the first, second and third regions, a part of the region is an N well, and the remaining region is a P well,
The source and drain regions are a P-type source and drain region provided in the N-well, and an N-type source and drain region provided in the P-well,
2. The semiconductor device according to claim 1, wherein the MOS transistor is a P-channel MOS transistor having the P-type source and drain regions and an N-channel MOS transistor having the N-type source and drain regions. Manufacturing method.

Preparing a semiconductor substrate having three or more regions arranged in a first direction;
A step of sequentially forming an insulating film and a conductive film on the entire surface of the semiconductor substrate;
On the conductive film, with respect to the first direction, a plurality of masks covering a part of one of the two adjacent regions to a part of the other region, and one or more between the adjacent masks Providing a mask pattern having a space portion;
(A) a sidewall film is embedded in the space portion;
(B) The first of the two masks located at the extreme end with respect to the first direction is perpendicular to the first direction and located at the extreme end with respect to the first direction in at least one of the two masks. Providing a sidewall film on the side surface;
Using the mask pattern and the sidewall film as a mask, and implanting impurities into a conductive film region located under the sidewall film provided on the first side surface;
Removing the mask pattern;
Forming the gate insulating film and the gate electrode on the region by performing anisotropic etching on the conductive film and the insulating film, respectively, using the sidewall film as a mask;
Obtaining two or more MOS transistors by forming source and drain regions on both sides of the region across the gate electrode,
A method for manufacturing a semiconductor device comprising:

In the step of injecting impurities into the region of the conductive film,
The method for manufacturing a semiconductor device according to claim 1, wherein impurities are implanted by oblique ion implantation.

In the step of injecting impurities into the region of the conductive film,
The method for manufacturing a semiconductor device according to claim 1, wherein nitrogen is implanted as the impurity.

In the step of injecting impurities into the region of the conductive film,
The method for manufacturing a semiconductor device according to claim 1, wherein nitrogen having a dose of 1 × 10 ¹⁴ to 1 × 10 ¹⁶ atoms / cm ² is implanted into the conductive film.

The conductive film contains at least one refractory metal selected from the group consisting of titanium (Ti), tungsten (W), molybdenum (Mo), chromium (Cr), tantalum (Ta), and niobium (Nb). A method for manufacturing a semiconductor device according to any one of claims 1 to 8.

Between the step of forming the insulating film and the conductive film and the step of providing the mask pattern,
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of implanting nitrogen as an impurity into the entire conductive film.

In the step of forming the insulating film and the conductive film,
Forming the conductive film including a polycrystalline silicon film;
In the step of injecting impurities into the region of the conductive film,
The method for manufacturing a semiconductor device according to claim 1, wherein an N-type impurity element or a P-type impurity element is implanted as the impurity into the polycrystalline silicon film.