KR101035578B1 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR101035578B1
KR101035578B1 KR1020050013997A KR20050013997A KR101035578B1 KR 101035578 B1 KR101035578 B1 KR 101035578B1 KR 1020050013997 A KR1020050013997 A KR 1020050013997A KR 20050013997 A KR20050013997 A KR 20050013997A KR 101035578 B1 KR101035578 B1 KR 101035578B1
Authority
KR
South Korea
Prior art keywords
region
forming
high voltage
low voltage
layer
Prior art date
Application number
KR1020050013997A
Other languages
Korean (ko)
Other versions
KR20060093180A (en
Inventor
백기주
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050013997A priority Critical patent/KR101035578B1/en
Publication of KR20060093180A publication Critical patent/KR20060093180A/en
Application granted granted Critical
Publication of KR101035578B1 publication Critical patent/KR101035578B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 SOI 기판을 사용하여 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 제조함에 따라 반도체 소자의 제조비용이 증가하고 불필요하게 칩 면적이 증가하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 고전압 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 기판 내에 불순물층을 형성하는 단계와, 상기 불순물층 상에 에피층을 형성하는 단계와, 상기 고전압 영역의 상기 에피층 내에 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내의 일부에 드리프트 영역을 형성하는 단계와, 상기 저전압 영역의 상기 에피층 내에 제2 웰 영역을 형성하는 단계와, 상기 고전압 영역과 상기 저전압 영역을 분리시키기 위하여 상기 고전압 영역과 상기 저전압 영역 간에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 제1 소자분리막을 형성하는 단계와, 상기 제1 소자분리막 상에 제2 소자분리막을 형성하는 단계와, 상기 제1 웰 영역 상에 제1 게이트 전극을 형성하고, 상기 제2 웰 영역 상에 제2 게이트 전극을 형성하는 단계와, 상기 제1 및 제2 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.The present invention provides a method for manufacturing a semiconductor device that can prevent the increase in the manufacturing cost and unnecessarily increase the chip area of the semiconductor device by manufacturing a high voltage transistor and a low voltage transistor on a single chip using an SOI substrate. To this end, the present invention provides a substrate in which a high voltage region and a low voltage region are defined, forming an impurity layer in the substrate, forming an epitaxial layer on the impurity layer, and Forming a first well region in the epi layer, forming a drift region in a portion within the first well region, forming a second well region in the epi layer in the low voltage region, and the high voltage The first well zero between the high voltage region and the low voltage region to separate a region from the low voltage region. Forming a first device isolation layer deeper than the second well region, forming a second device isolation layer on the first device isolation layer, forming a first gate electrode on the first well region, Forming a second gate electrode on the second well region, and forming a source / drain region in the substrate exposed to both sides of the first and second gate electrodes, respectively. To provide.

저전압 트랜지스터, 고전압 트랜지스터, EPI 기판, DTI 공정. Low voltage transistor, high voltage transistor, EPI substrate, DTI process.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도.1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 10은 고전압 NMOS 트랜지스터의 소오스 및 드레인 간의 전류(IDS)대 전압(VDS) 특성을 나타낸 그래프.10 is a graph showing current (I DS ) versus voltage (V DS ) characteristics between a source and a drain of a high voltage NMOS transistor.

도 11은 고전압 PMOS 트랜지스터의 소오스 및 드레인 간의 전류(IDS)대 전압(VDS) 특성을 나타낸 그래프.11 is a graph showing current (I DS ) versus voltage (V DS ) characteristics between a source and a drain of a high voltage PMOS transistor.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

HV : 고전압 영역 LV : 저전압 영역HV: high voltage area LV: low voltage area

NM1 : 제1 NMOS 영역 NM2 : 제2 NMOS 영역NM1: first NMOS region NM2: second NMOS region

PM1 : 제1 PMOS 영역 PM2 : 제2 PMOS 영역PM1: first PMOS region PM2: second PMOS region

10 : 불순물층 11 : 에피층10 impurity layer 11 epi layer

12 : 제1 N웰 13 : 제1 P웰12: first N well 13: first P well

14a, 14b : P- 드리프트 영역 15a, 15b : N- 드리프트 영역14a, 14b: P-drift region 15a, 15b: N-drift region

17 : 제1 포토레지스트 패턴 18 : 웰 이온주입 공정17: first photoresist pattern 18: well ion implantation process

19 : 제2 N웰 20 : 제3 N웰19: second N well 20: third N well

21 : 제2 P웰 22 : 제2 포토레지스트 패턴21: second P well 22: second photoresist pattern

23, 32 : 식각공정 24 : 트렌치23, 32: etching process 24: trench

25 : 제1 소자분리막 26 : 제2 소자분리막25: first device isolation layer 26: second device isolation layer

27 : 고전압 게이트 절연막 28 : 저전압 게이트 절연막27 high voltage gate insulating film 28 low voltage gate insulating film

29 : 도전층 30 : 고전압 게이트 전극29 conductive layer 30 high voltage gate electrode

31 : 제3 포토레지스트 패턴 33 : 저전압 게이트 전극31: third photoresist pattern 33: low voltage gate electrode

35a, 35b : 소오스/드레인 영역 36a, 36b : 벌크 이온주입 영역35a, 35b: source / drain region 36a, 36b: bulk ion implantation region

37 : 층간 절연막 38 : 컨택 플러그37: interlayer insulation film 38: contact plug

39 : 배선층39: wiring layer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 불순물층 상에 에피층이 형성된 기판을 사용하여 저전압 트랜지스터와 고전압 트랜지스터를 하나의 칩에 제조하는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for manufacturing a low voltage transistor and a high voltage transistor on one chip using a substrate having an epitaxial layer formed on an impurity layer.

반도체 소자인 트랜지스터가 PDP Driver IC 로 사용하기 위해서는 항복전압(Braakdown Voltage)이 동작전압 이상, 즉 적어도 100V 이상이 되어야 한다. In order to use a transistor, which is a semiconductor device, as a PDP driver IC, the breakdown voltage must be greater than the operating voltage, that is, at least 100V.

종래에는, 이와 같이 고전압에서 동작하는 고전압 트랜지스터를 제조하는데 있어서, 고전압 트랜지스터 간의 소자 분리를 위해서는 SOI(Silicon On Insulator) 기판을 사용하였다. 이때, SOI 기판을 사용하는 이유는 SOI 기판에서는 소자 간 완전분리가 가능하도록 깊은 소자분리막을 형성할 수 있어 고전압 트랜지스터의 동작 특성에 적합하기 때문이다.Conventionally, in manufacturing a high voltage transistor operating at a high voltage as described above, a silicon on insulator (SOI) substrate has been used for device isolation between the high voltage transistors. At this time, the reason why the SOI substrate is used is that in the SOI substrate, a deep device isolation film can be formed to enable complete isolation between devices, which is suitable for operating characteristics of a high voltage transistor.

이러한 이점 때문에, 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 구현하는 반도체 소자의 제조 공정시에도 SOI 기판을 사용하여 고전압 트랜지스터 간 또는 고전압 트랜지스터 및 저전압 트랜지스터 간의 소자 분리를 진행하였다.Because of these advantages, even during the manufacturing process of a semiconductor device that implements a high voltage transistor and a low voltage transistor on a single chip, an SOI substrate is used to separate devices between high voltage transistors or between high voltage transistors and low voltage transistors.

그러나, SOI 기판은 그 단가가 높아 반도체 소자의 제조비용을 증가시키므로 현재 반도체 시장에서의 경쟁력을 잃고 있는 실정이다. 또한, 고전압 트랜지스터의 동작 특성에 적합한 SOI 기판을 사용하면 저전압 트랜지스터가 형성되는 영역에서 불필요하게 칩 면적이 증가하는 문제점이 있다.However, since the SOI substrate has a high unit cost and increases the manufacturing cost of the semiconductor device, it is currently losing competitiveness in the semiconductor market. In addition, when the SOI substrate suitable for the operation characteristics of the high voltage transistor is used, there is a problem in that the chip area is unnecessarily increased in the region where the low voltage transistor is formed.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SOI 기판을 사용하여 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 제조함에 따라 반도체 소자의 제조비용이 증가하고 불필요하게 칩 면적이 증가하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art. As the high voltage transistor and the low voltage transistor are manufactured on one chip using an SOI substrate, the manufacturing cost of the semiconductor device is increased and the chip area is unnecessarily increased. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can prevent the increase.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 고전압 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 기판 내에 불순물층을 형성하는 단계와, 상기 불순물층 상에 에피층을 형성하는 단계와, 상기 고전압 영역의 상기 에피층 내에 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내의 일부에 드리프트 영역을 형성하는 단계와, 상기 저전압 영역의 상기 에피층 내에 제2 웰 영역을 형성하는 단계와, 상기 고전압 영역과 상기 저전압 영역을 분리시키기 위하여 상기 고전압 영역과 상기 저전압 영역 간에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 제1 소자분리막을 형성하는 단계와, 상기 제1 소자분리막 상에 제2 소자분리막을 형성하는 단계와, 상기 제1 웰 영역 상에 제1 게이트 전극을 형성하고, 상기 제2 웰 영역 상에 제2 게이트 전극을 형성하는 단계와, 상기 제1 및 제2 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a substrate including a high voltage region and a low voltage region defined therein, forming an impurity layer in the substrate, and forming an epitaxial layer on the impurity layer. Forming a first well region in the epi layer of the high voltage region, forming a drift region in a portion of the first well region, and forming a second well in the epi layer of the low voltage region. Forming a region, and forming a first device isolation layer between the high voltage region and the low voltage region so as to separate the high voltage region and the low voltage region from the first well region and the second well region; Forming a second device isolation layer on the first device isolation layer, forming a first gate electrode on the first well region, and forming a second gate isolation layer on the second well region And forming a source / drain region in the substrate exposed to both sides of the first and second gate electrodes, respectively.

본 발명에 있어서, 상기 제1 소자분리막은 상기 기판에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 트렌치를 형성하는 단계와, 상기 트렌치를 매립하는 절연막을 증착하는 단계를 포함하여 형성하는 것을 그 구성상 특징으로 한다.In an embodiment, the first device isolation layer may include forming a trench deeper in the substrate than the first well region and the second well region, and depositing an insulating layer filling the trench. It is characterized by its configuration.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방 법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 1 내지 도 9에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다. 여기서 도시된 'HV'는 고전압 트랜지스터가 형성될 영역이고, 'LV'는 저전압 트랜지스터가 형성될 영역이다.1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 9 are the same elements performing the same function. Here, 'HV' is a region where a high voltage transistor is to be formed, and 'LV' is a region where a low voltage transistor is to be formed.

먼저, 도 1에 도시된 바와 같이, 고전압 영역(HV)과 저전압 영역(LV)이 정의된 반도체 기판(미도시)을 제공한다.First, as shown in FIG. 1, a semiconductor substrate (not shown) in which a high voltage region HV and a low voltage region LV are defined is provided.

이어서, 불순물 이온주입 공정을 실시하여 반도체 기판의 저부에 불순물층(10)을 형성한 후, 에피택시(Epitaxy) 공정을 실시하여 불순물층(10) 상에 에피층(11)을 형성한다. 이때, 불순물 이온주입 공정은 주기율 3족 물질인 붕소(Boron)와 같은 P형 불순물을 이용한다. 따라서, 불순물층(10)은 고농도의 P+가 되고, 에피층(11)은 저농도의 P-가 되어 전기적 특성을 갖게 된다. 또한, 여기서 에피택시 공정은 붕소가 첨가된 BCl3, B2H6 가스를 사용하여 실시한다. Subsequently, after the impurity ion implantation process is performed to form the impurity layer 10 at the bottom of the semiconductor substrate, the epitaxial process is performed to form the epitaxial layer 11 on the impurity layer 10. In this case, the impurity ion implantation process uses a P-type impurity such as boron, which is a periodic group III material. Therefore, the impurity layer 10 becomes P + of high concentration, and the epi layer 11 becomes P- of low concentration, and has electrical characteristics. In addition, where the epitaxy process is performed using BCl 3, B 2 H 6 gas of boron is added.

이어서, 마스크 공정 및 웰 이온주입 공정을 실시하여 고전압 영역(HV)의 에피층(11) 내에 제1 N웰(N-Well; 12) 및 제1 P웰(P-Well; 13)을 형성한다. 이에 따라, 고전압 NMOS 트랜지스터가 형성될 제1 NMOS 영역(NM1) 및 고전압 PMOS 트랜지스터가 형성될 제1 PMOS 영역(PM1)이 정의된다.Subsequently, a mask process and a well ion implantation process are performed to form a first N-well 12 and a first P-well 13 in the epitaxial layer 11 of the high voltage region HV. . Accordingly, the first NMOS region NM1 in which the high voltage NMOS transistor is to be formed and the first PMOS region PM1 in which the high voltage PMOS transistor is to be defined are defined.

이어서, 도 2에 도시된 바와 같이, 마스크 공정 및 불순물 이온주입 공정을 실시하여 제1 NMOS 영역(NM1)의 제1 P웰(13) 내의 일부에 저농도의 N- 드리프트 영역(15a)을 사이에 두고 저농도의 P- 드리프트 영역(14a)을 형성한다. 이와 동시에 제1 PMOS 영역(PM1)의 제1 N웰(12) 내의 일부에는 저농도의 P- 드리프트 영역(14b)을 사이에 두고 저농도 N- 드리프트 영역(15b)을 형성한다.Subsequently, as shown in FIG. 2, a mask process and an impurity ion implantation process are performed to interpose a low concentration of N-drift region 15a between a portion of the first P well 13 of the first NMOS region NM1. The low concentration P- drift region 14a is formed. At the same time, a portion of the first N well 12 of the first PMOS region PM1 is formed with a low concentration N-drift region 15b with a low concentration of P- drift region 14b interposed therebetween.

이어서, 도 3에 도시된 바와 같이, P- 드리프트 영역(14a 및 14b) 및 N- 드리프트 영역(15a 및 15b)이 형성된 결과물 상에 포토레지스트(미도시)를 도포한다.Then, as shown in FIG. 3, photoresist (not shown) is applied on the resultant formed P-drift regions 14a and 14b and N-drift regions 15a and 15b.

이어서, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 저전압 영역(LV)이 오픈(open)된 제1 포토레지스트 패턴(17)을 형성한다.Subsequently, an exposure and development process using a photomask (not shown) is performed to form the first photoresist pattern 17 in which the low voltage region LV is open.

이어서, 제1 포토레지스트 패턴(17)을 마스크로 이용한 웰 이온주입 공정(18)을 실시하여 저전압 영역(LV)의 에피층(11) 내에 제2 N웰(19)을 형성한 다.Subsequently, a well ion implantation process 18 using the first photoresist pattern 17 as a mask is performed to form a second N well 19 in the epitaxial layer 11 of the low voltage region LV.

이어서, 제2 N웰(19) 내에 제3 N웰(20) 및 제2 P웰(21)을 형성한다. 이에 따라, 저전압 NMOS 트랜지스터가 형성될 제2 NMOS 영역(NM2) 및 저전압 PMOS 트랜지스터가 형성될 제2 PMOS 영역(PM2)이 정의된다.Subsequently, a third N well 20 and a second P well 21 are formed in the second N well 19. Accordingly, the second NMOS region NM2 on which the low voltage NMOS transistor is to be formed and the second PMOS region PM2 on which the low voltage PMOS transistor is to be defined are defined.

이어서, 스트립(Strip) 공정을 실시하여 제1 포토레지스트 패턴(17)을 제거한다.Subsequently, a strip process is performed to remove the first photoresist pattern 17.

이어서, 도 4 및 도 5에 도시된 바와 같이 DTI(Deep Trench Isolation)공정을 실시하여 제1 N웰(12), 제1 P웰(13) 및 제2 N웰(19) 간에 제1 N웰(12), 제1 P웰(13) 및 제2 N웰(19)보다 깊은 고전압 트랜지스터용 소자분리막(25; 이하, 제1 소자분리막이라 함)을 형성한다. 여기서, 제1 소자분리막(25)을 제1 N웰(12), 제1 P웰(13) 및 제2 N웰(19)보다 깊게 형성하는 이유는 고전압 트랜지스터의 동작 특성에 적합하도록 하기 위함이다. 이때, 제1 소자분리막(25)은 제1 NMOS 영역(NM1)과 제1 PMOS 영역(PM1), 고전압 트랜지스터와 저전압 트랜지스터를 분리시키키 위해 형성된다.Subsequently, as shown in FIGS. 4 and 5, a deep trench isolation (DTI) process is performed to form a first N well between the first N well 12, the first P well 13, and the second N well 19. (12), a device isolation film 25 (hereinafter referred to as a first device isolation film) deeper than the first P well 13 and the second N well 19 is formed. The reason why the first device isolation layer 25 is formed deeper than the first N well 12, the first P well 13, and the second N well 19 is to be suitable for operating characteristics of the high voltage transistor. . In this case, the first device isolation layer 25 is formed to separate the first NMOS region NM1, the first PMOS region PM1, the high voltage transistor, and the low voltage transistor.

이어서, 마스크 공정 및 LOCOS(LOCal Oxidation of Silocon)공정을 실시하여 제1 소자분리막(25)이 형성된 결과물 상에 저전압 트랜지스터용 소자분리막(26; 이하, 제2 소자분리막이라 함)을 형성한다. 이때, 제2 소자분리막(26)은 제1 NMOS 영역(NM1), 제1 PMOS 영역(PM1) 및 저전압 영역(LV)을 서로 분리시키면서, P- 드리프트 영역(14a 및 14b), N- 드리프트 영역(15a 및 15b), 제2 NMOS 영역(NM2) 및 제2 PMOS 영역(PM2)을 각각 분리시킨다.Subsequently, a mask process and a LOCOS (LOCal Oxidation of Silocon) process are performed to form a low voltage transistor device isolation layer 26 (hereinafter, referred to as a second device isolation layer) on the resultant product on which the first device isolation layer 25 is formed. In this case, the second device isolation layer 26 separates the first NMOS region NM1, the first PMOS region PM1, and the low voltage region LV from each other, and the P-drift regions 14a and 14b and the N-drift region. 15a and 15b, the second NMOS region NM2 and the second PMOS region PM2 are respectively separated.

이하에서는, 도 4 및 도 5를 참조하여 DTI 공정에 대하여 상세히 설명하기로 한다.Hereinafter, the DTI process will be described in detail with reference to FIGS. 4 and 5.

도 4에 도시된 바와 같이, 도 3의 결과물 상에 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시한다.As shown in FIG. 4, after the photoresist that is not shown is coated on the resultant of FIG. 3, an exposure and development process using a photomask is performed.

이에 따라, 제1 NMOS 영역(NM1), 제1 PMOS 영역(PM1) 및 저전압 영역(LV)을 서로 분리하기 위한 소자분리영역(미도시)이 오픈된 제2 포토레지스트 패턴(22)이 형성된다.Accordingly, the second photoresist pattern 22 having the device isolation region (not shown) opened to separate the first NMOS region NM1, the first PMOS region PM1, and the low voltage region LV from each other is formed. .

이어서, 제2 포토레지스트 패턴(22)을 마스크로 이용한 식각공정(23)을 실시하여 각 소자분리영역(미도시)에 제1 P웰(13), 제1 N웰(12) 및 제2 N웰(19) 보다 깊은 트렌치(24)를 형성한다.Subsequently, an etching process 23 using the second photoresist pattern 22 as a mask is performed to form a first P well 13, a first N well 12, and a second N in each device isolation region (not shown). Trench 24 deeper than well 19 is formed.

이어서, 스트립 공정을 실시하여 제2 포토레지스트 패턴(22)을 제거한다.Subsequently, the strip process is performed to remove the second photoresist pattern 22.

이어서, 트렌치(24)가 형성된 결과물 상에 절연막(미도시)을 증착한 후 평탄화공정을 실시하여 도 5에 도시된 바와 같이, 트렌치(24)를 매립하는 복수의 제1 소자분리막(25)을 형성함으로써 DTI 공정을 완료한다. 이때, 절연막은 질화막 또는 산화막으로 한다.Subsequently, an insulating film (not shown) is deposited on the resultant on which the trench 24 is formed, and then a planarization process is performed. As illustrated in FIG. 5, the plurality of first device isolation layers 25 filling the trench 24 are formed. Form to complete the DTI process. At this time, the insulating film is a nitride film or an oxide film.

이어서, 도면에 도시되지는 않았으나 마스크 공정 및 고전압 문턱전압 이온주입 공정을 실시하여 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터의 문턱전압을 조절한다.Subsequently, although not shown in the figure, a mask process and a high voltage threshold voltage ion implantation process may be performed to adjust threshold voltages of the high voltage NMOS transistor and the high voltage PMOS transistor.

이어서, 도 6에 도시된 바와 같이, 제2 소자분리막(26)이 형성된 결과물에 산화공정을 실시하여 제2 소자분리막(26)이 형성된 전체 구조 전면에 고전압 게이트 절연막(27)을 형성한다.Subsequently, as shown in FIG. 6, an oxidation process is performed on the product on which the second device isolation layer 26 is formed to form the high voltage gate insulating layer 27 on the entire structure of the second device isolation layer 26.

이어서, 도면에 도시되지는 않았으나 마스크 공정 및 저전압 문턱전압 이온주입 공정을 실시하여 저전압 NMOS 트랜지스터 및 저전압 PMOS 트랜지스터의 문턱전압을 조절한다.Subsequently, although not shown in the figure, a mask process and a low voltage threshold voltage ion implantation process may be performed to adjust threshold voltages of the low voltage NMOS transistor and the low voltage PMOS transistor.

이어서, 마스크 공정 및 식각공정을 실시하여 저전압 영역(LV)의 고전압 게이트 절연막(27)을 식각한다. 이에 따라, 저전압 영역(LV)이 노출된다.Subsequently, the high voltage gate insulating layer 27 of the low voltage region LV is etched by performing a mask process and an etching process. Thus, the low voltage region LV is exposed.

이어서, 저전압 영역(LV)이 노출된 결과물에 산화공정을 실시하여 저전압 영역(LV)에 저전압 게이트 절연막(28)을 형성한다. 이때, 저전압 게이트 절연막(28)이 고전압 게이트 절연막(27)보다 얇게 형성된다.Subsequently, the low voltage gate insulating layer 28 is formed in the low voltage region LV by performing an oxidation process on the resultant product in which the low voltage region LV is exposed. At this time, the low voltage gate insulating film 28 is formed thinner than the high voltage gate insulating film 27.

이어서, 고전압 게이트 절연막(27) 및 저전압 게이트 절연막(28)이 형성된 전체 구조 상부의 단차를 따라 도전층(29)을 증착한다. 이때, 도전층(29)은 도프드(doped) 폴리 실리콘막 또는 언도프드(undoped) 폴리 실리콘막과 텅스텐(또는, 텅 스텐 실리사이드막(WSi2))으로 형성한다.Subsequently, the conductive layer 29 is deposited along the steps of the upper portions of the entire structure where the high voltage gate insulating film 27 and the low voltage gate insulating film 28 are formed. In this case, the conductive layer 29 is formed of a doped polysilicon film or an undoped polysilicon film and tungsten (or a tungsten silicide film WSi 2 ).

이어서, 도 7에 도시된 바와 같이, 마스크 공정을 실시하여 도전층(29) 상에 저전압 영역(LV)을 덮고 고전압 영역(HV)의 소정 영역을 덮는 제3 포토레지스트 패턴(31)을 형성한다. Subsequently, as illustrated in FIG. 7, a mask process is performed to form a third photoresist pattern 31 covering the low voltage region LV and covering a predetermined region of the high voltage region HV on the conductive layer 29. .

이어서, 제3 포토레지스트 패턴(31)을 마스크로 이용한 식각공정(32)을 실시하여 고전압 영역(HV)의 도전층(29) 및 고전압 게이트 절연막(27)을 식각한다. 이에 따라, 고전압 트랜지스터의 고전압 게이트 전극(30)이 형성된다.Next, an etching process 32 using the third photoresist pattern 31 as a mask is performed to etch the conductive layer 29 and the high voltage gate insulating layer 27 of the high voltage region HV. As a result, the high voltage gate electrode 30 of the high voltage transistor is formed.

이어서, 스트립 공정을 실시하여 제3 포토레지스트 패턴(31)을 제거한다.Subsequently, the strip process is performed to remove the third photoresist pattern 31.

이어서, 도 8에 도시된 바와 같이, 마스크 공정 및 식각공정을 실시하여 저전압 영역(LV)의 도전층(29) 및 저전압 게이트 절연막(28)을 식각한다. 이에 따라, 저전압 트랜지스터의 저전압 게이트 전극(33)이 형성된다.Subsequently, as illustrated in FIG. 8, a mask process and an etching process are performed to etch the conductive layer 29 and the low voltage gate insulating layer 28 of the low voltage region LV. As a result, the low voltage gate electrode 33 of the low voltage transistor is formed.

이어서, 도면에 도시되지는 않았으나, 고전압 게이트 전극(30) 및 저전압 게이트 전극(33)이 형성된 결과물에 LDD(Lightly Doped Drain) 이온주입 공정을 실시한다. Subsequently, although not shown in the figure, a LDD (Lightly Doped Drain) ion implantation process is performed on the resultant formed with the high voltage gate electrode 30 and the low voltage gate electrode 33.

이에 따라, 고전압 게이트 전극(30)의 양측으로 노출된 P- 드리프트 영역(14a 및 14b) 및 N- 드리프트 영역(15a 및 15b) 내에 LDD 영역이 형성되고, 저전압 게이트 전극(33) 양측으로 노출된 제3 N웰(20) 및 제2 P웰(21) 내에 LDD 영역이 형성된다.Accordingly, LDD regions are formed in the P-drift regions 14a and 14b and the N-drift regions 15a and 15b exposed to both sides of the high voltage gate electrode 30, and exposed to both sides of the low voltage gate electrode 33. LDD regions are formed in the third N well 20 and the second P well 21.

이어서, 도면에 도시되지는 않았으나 LDD 영역이 형성된 전체 구조 상부의 단차를 따라 스페이서용 절연막을 증착한다.Subsequently, although not shown in the drawing, an insulating film for a spacer is deposited along the stepped portion of the entire structure in which the LDD region is formed.

이어서, 건식식각 공정을 실시하여 스페이서용 절연막을 식각함으로써 고전압 게이트 전극(30) 및 저전압 게이트 전극(33)의 양측벽에 각각 스페이서가 형성된다.Subsequently, a spacer is formed on both sidewalls of the high voltage gate electrode 30 and the low voltage gate electrode 33 by performing a dry etching process to etch the insulating film for spacers.

이어서, 마스크 공정 및 스페이서를 마스크로 이용하는 고농도의 불순물 이온주입 공정을 실시하여 고전압 게이트 전극(30)의 양측으로 노출된 P- 드리프트 영역(14a 및 14b) 및 N- 드리프트 영역(15a 및 15b) 내에 소오스/드레인 영역(35a 및 35b)을 형성한다. 이와 동시에 저전압 게이트 전극(33) 양측으로 노출된 제3 N웰(20) 및 제2 P웰(21) 내에 소오스/드레인 영역(35a 및 35b)을 형성한다. 이때, 소오스/드레인 영역(35a 및 35b)은 고농도의 P+ 및 N+ 로 형성된다.Subsequently, a high concentration impurity ion implantation process using a mask process and a spacer as a mask is carried out to expose the P-drift regions 14a and 14b and the N-drift regions 15a and 15b exposed to both sides of the high voltage gate electrode 30. Source / drain regions 35a and 35b are formed. At the same time, source / drain regions 35a and 35b are formed in the third N well 20 and the second P well 21 exposed to both sides of the low voltage gate electrode 33. At this time, the source / drain regions 35a and 35b are formed of high concentrations of P + and N +.

예컨대, 첫번째로 마스크 공정 및 스페이서를 마스크로 이용한 불순물 이온주입 공정을 실시하여 제1 NMOS 영역(NM1) 및 제2 NMOS 영역(NM2)에 고농도의 N+ 소오스/드레인 영역(35a)을 형성한다. For example, first, an impurity ion implantation process using a mask process and a spacer as a mask is performed to form high concentration N + source / drain regions 35a in the first NMOS region NM1 and the second NMOS region NM2.

이어서, 두번째로 마스크 공정 및 스페이서를 마스크로 이용한 불순물 이온주입 공정을 실시하여 제1 PMOS 영역(PM1) 및 제2 PMOS 영역(PM2)에 고농도의 P+ 소오스/드레인 영역(35b)을 형성한다.Next, an impurity ion implantation process using a mask process and a spacer as a mask is performed to form a high concentration P + source / drain region 35b in the first PMOS region PM1 and the second PMOS region PM2.

이에 따라, 각 고전압 영역(HV) 및 저전압 영역(LV)에 CMOS(Complemetary MOS) 트랜지스터가 형성된다.Accordingly, a CMOS (Complemetary MOS) transistor is formed in each of the high voltage region HV and the low voltage region LV.

이어서, 마스크 공정 및 벌크(Bulk) 이온주입 공정을 실시하여 각 고전압 영역(HV) 및 저전압 영역(LV)에 벌크 이온주입 영역(36a 및 36b)을 형성한다.Subsequently, a mask process and a bulk ion implantation process are performed to form bulk ion implantation regions 36a and 36b in each of the high voltage region HV and the low voltage region LV.

예컨대, 첫번째로 마스크 공정 및 벌크 이온주입 공정을 실시하여 제1 NMOS 영역(NM1)의 P- 드리프트 영역(36b) 및 제2 NMOS 영역(NM2)의 제2 P웰(21) 내에 고농도의 P+ 벌크 이온주입 영역(36b)을 형성한다.For example, first, a mask process and a bulk ion implantation process are performed to form a high concentration of P + bulk in the P- drift region 36b of the first NMOS region NM1 and the second P well 21 of the second NMOS region NM2. Ion implantation region 36b is formed.

이어서, 두번째로 마스크 공정 및 벌크 이온주입 공정을 실시하여 제1 PMOS 영역(PM1)의 N- 드리프트 영역(36a) 및 제2 PMOS 영역(PM2)의 제3 N웰(20) 내에 고농도의 N+ 벌크 이온주입 영역(36a)을 형성한다.Subsequently, a mask process and a bulk ion implantation process are performed second to form a high concentration of N + bulk in the N-drift region 36a of the first PMOS region PM1 and the third N well 20 of the second PMOS region PM2. Ion implantation region 36a is formed.

이어서, 도 9에 도시된 바와 같이. 도 8의 결과물 상에 층간 절연막(37)을 증착한다. 이때, 층간 절연막(37)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(37)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.Then, as shown in FIG. 9. An interlayer insulating film 37 is deposited on the resultant product of FIG. In this case, the interlayer insulating film 37 is formed of an oxide film-based material. For example, the interlayer insulating film 37 may include an HDP (High Density Plasma) oxide film, a Boron Phosphorus Silicate Glass (BPSG) film, a Phosphorus Silicate Glass (PSG) film, a Plasma Enhanced Tetra Ethyle Ortho Silicate (PETOS) film, and a Plasma Enhanced Chemical Vapor (PECVD) film. A single layer film or a laminate of these layers is laminated using any one of a deposition film, a USG (Un-doped Silicate Glass) film, a FSG (Fluorinated Silicate Glass) film, a carbon doped oxide (CDO) film, and an organosilicate glass (OSG) film Form into a film.

이어서, 마스크 공정 및 식각공정을 통해 층간 절연막(37)을 식각하여 각 소오스/드레인 영역(35a 및 35b) 및 벌크 이온주입 영역(36a 및 36b)이 노출되도록 복수의 컨택홀(미도시)을 형성한다.Subsequently, the interlayer insulating layer 37 is etched through a mask process and an etching process to form a plurality of contact holes (not shown) to expose the source / drain regions 35a and 35b and the bulk ion implantation regions 36a and 36b. do.

이어서, 컨택홀을 매립하는 도전물질을 증착하여 복수의 컨택 플러그(38)를 형성한 후, 컨택 플러그(38)와 각각 연결된 배선층(39)을 형성한다.Subsequently, a plurality of contact plugs 38 are formed by depositing a conductive material filling the contact holes, and then a wiring layer 39 respectively connected to the contact plugs 38 is formed.

도 10 및 도 11은 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터의 성 능을 표현하는 소오스 및 드레인 간의 전류(IDS) 대 전압(VDS) 특성을 나타낸 그래프이다.10 and 11 are graphs showing current (I DS ) versus voltage (V DS ) characteristics between a source and a drain representing the performance of a high voltage NMOS transistor and a high voltage PMOS transistor.

즉, 본 발명의 바람직한 실시예에 따르면, 반도체 기판의 저부에 고농도의 P+ 불순물층을 형성한 후, P+ 불순물층 상에 저농도의 P- 에피층을 형성한다. 이와 같이 에피층이 형성된 기판을 사용하여 저전압 트랜지스터와 고전압 트랜지스터를 하나의 칩에 제조함으로써 반도체 소자의 제조 단가를 감소시킬 수 있다.That is, according to the preferred embodiment of the present invention, after forming a high concentration P + impurity layer on the bottom of the semiconductor substrate, a low concentration P− epi layer is formed on the P + impurity layer. As described above, by manufacturing the low voltage transistor and the high voltage transistor on one chip using the substrate on which the epi layer is formed, the manufacturing cost of the semiconductor device can be reduced.

현재, 앞서 언급한 종래기술에서 사용되는 SOI 기판은 그 단가가 ＄250인데 반하여, 본 발명에서 사용되는 에피층이 형성된 기판은 그 단가가 ＄50이다. 따라서, 본 발명의 실시예에 따르면 반도체 소자의 제조 단가를 ＄200 감소시킬 수 있다.Currently, the SOI substrate used in the above-mentioned prior art has a unit cost of # 250, whereas the substrate on which the epi layer is used in the present invention has a unit price of # 50. Therefore, according to the exemplary embodiment of the present invention, the manufacturing cost of the semiconductor device can be reduced by about 200.

본 발명의 바람직한 실시예에 따르면, DTI 공정을 통하여 고전압 트랜지스터의 동작 특성에 적합하도록 깊은 소자분리막을 형성하여 SOI 기판을 사용하지 않고도 고전압 트랜지스터 간의 소자 분리 특성을 개선시킬 수 있다. According to a preferred embodiment of the present invention, a deep device isolation film may be formed to be suitable for operating characteristics of a high voltage transistor through a DTI process, thereby improving device isolation between high voltage transistors without using an SOI substrate.

본 발명의 바람직한 실시예에 따르면, 저전압 트랜지스터의 동작 특성에 적합하도록 형성된 기판을 사용하여 불필요하게 칩 면적이 증가하는 것을 방지할 수 있다.According to a preferred embodiment of the present invention, an unnecessary chip area can be prevented by using a substrate formed to suit the operating characteristics of the low voltage transistor.

본 발명의 바람직한 실시예에 따르면, 현재 0.6㎛급 5V 기술의 저전압 트랜지스터와 그 전기적 성능이 동일하게 나타나므로 반도체 소자의 설계 시간을 감소시킬 수 있다.According to a preferred embodiment of the present invention, the low voltage transistor of the current 0.6㎛ class 5V technology and the electrical performance is the same, it is possible to reduce the design time of the semiconductor device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 저부에 불순물층이 형성되고 그 불순물층 표면 상에 에피층이 형성된 기판에 저전압 트랜지스터와 고전압 트랜지스터를 하나의 칩에 제조함으로써 다음과 같은 여러가지 효과를 얻게 된다.As described above, according to the present invention, by manufacturing a low voltage transistor and a high voltage transistor on a single chip on a substrate on which an impurity layer is formed at a bottom and an epitaxial layer is formed on the surface of the impurity layer, various effects are obtained as follows. .

첫째, 상기와 같은 구조의 기판은 단가가 낮아 반도체 소자의 제조비용을 감소시킬 수 있다.First, the substrate having the structure described above may have a low unit cost, thereby reducing the manufacturing cost of the semiconductor device.

둘째, 저전압 트랜지스터와 고전압 트랜지스터를 분리시키기 위해 상기와 같은 구조의 기판에 DTI 공정을 실시하여 깊은 소자분리막을 형성함으로써, SOI 기판을 사용하지 않고도 고전압 트랜지스터의 소자 분리 특성을 개선시킬 수 있다.Second, by forming a deep device isolation layer by performing a DTI process on the substrate having the above structure to separate the low voltage transistor and the high voltage transistor, it is possible to improve the device isolation characteristics of the high voltage transistor without using an SOI substrate.

둘째, 상기와 같은 구조의 기판은 저전압 트랜지스터의 동작 특성에 적합하므로 불필요한 칩 면적의 증가를 방지할 수 있다.Second, since the substrate having the above structure is suitable for the operating characteristics of the low voltage transistor, it is possible to prevent an unnecessary increase in the chip area.

셋째, 현재 0.6㎛급 5V 기술의 저전압 트랜지스터와 그 전기적 성능이 동일하게 나타나므로 반도체 소자의 설계 시간을 감소시킬 수 있다.Third, the current performance of the low-voltage transistor of the 0.6V class 5V technology is the same and the design time of the semiconductor device can be reduced.

Claims (6)

고전압 영역 및 저전압 영역이 정의된 기판을 제공하는 단계;Providing a substrate in which a high voltage region and a low voltage region are defined; 상기 기판 내에 불순물층을 형성하는 단계;Forming an impurity layer in the substrate; 상기 불순물층 상에 에피층을 형성하는 단계;Forming an epitaxial layer on the impurity layer; 상기 고전압 영역의 상기 에피층 내에 제1 웰 영역을 형성하는 단계;Forming a first well region in the epi layer of the high voltage region; 상기 제1 웰 영역 내의 일부에 드리프트 영역을 형성하는 단계;Forming a drift region in a portion of the first well region; 상기 저전압 영역의 상기 에피층 내에 제2 웰 영역을 형성하는 단계;Forming a second well region in the epi layer of the low voltage region; 상기 고전압 영역과 상기 저전압 영역을 분리시키기 위하여 상기 고전압 영역과 상기 저전압 영역 간에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 제1 소자분리막을 형성하는 단계;Forming a first device isolation layer between the high voltage region and the low voltage region so as to separate the high voltage region and the low voltage region from the first well region and the second well region; 상기 제1 소자분리막 상에 제2 소자분리막을 형성하는 단계;Forming a second device isolation film on the first device isolation film; 상기 제1 웰 영역 상에 제1 게이트 전극을 형성하고, 상기 제2 웰 영역 상에 제2 게이트 전극을 형성하는 단계; 및 Forming a first gate electrode on the first well region, and forming a second gate electrode on the second well region; And 상기 제1 및 제2 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 소오스/드레인 영역을 형성하는 단계;Forming source / drain regions in the substrate exposed to both sides of the first and second gate electrodes, respectively; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, 상기 제1 소자분리막을 형성하는 단계는, The method of claim 1, wherein the forming of the first device isolation layer comprises: 상기 기판에 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊은 트렌치를 형성하는 단계; 및Forming a trench deeper in said substrate than said first well region and said second well region; And 상기 트렌치를 매립하는 절연막을 증착하는 단계;Depositing an insulating film filling the trench; 를 포함하여 형성하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 절연막은 질화막 또는 산화막인 반도체 소자의 제조방법.And the insulating film is a nitride film or an oxide film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 소자분리막은 산화공정을 통해 형성된 산화 실리콘층인 반도체 소자의 제조방법.The second device isolation layer is a semiconductor device manufacturing method of the silicon oxide layer formed through the oxidation process. 제 1 항에 있어서,The method of claim 1, 상기 제2 소자분리막은 상기 고전압 영역에서는 상기 드리프트 영역 및 상기 제1 소자분리막 상에 형성되고 상기 저전압 영역에서는 상기 제1 소자분리막 상에 형성되는 반도체 소자의 제조방법.And the second device isolation layer is formed on the drift region and the first device isolation layer in the high voltage region and on the first device isolation layer in the low voltage region. 제 1 항에 있어서,The method of claim 1, 상기 소오스/드레인 영역은 상기 고전압 영역에서는 상기 드리프트 영역 내의 일부에 형성되고, 상기 저전압 영역에서는 상기 제2 웰 영역 내의 일부에 형성되는 반도체 소자의 제조방법.And the source / drain regions are formed in a portion within the drift region in the high voltage region and in a portion within the second well region in the low voltage region.
KR1020050013997A 2005-02-21 2005-02-21 Method for manufacturing semiconductor device KR101035578B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050013997A KR101035578B1 (en) 2005-02-21 2005-02-21 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050013997A KR101035578B1 (en) 2005-02-21 2005-02-21 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
KR20060093180A KR20060093180A (en) 2006-08-24
KR101035578B1 true KR101035578B1 (en) 2011-05-19

Family

ID=37601384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050013997A KR101035578B1 (en) 2005-02-21 2005-02-21 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR101035578B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101035596B1 (en) 2007-12-28 2011-05-19 매그나칩 반도체 유한회사 Semiconductor device with deep trench structure
KR101128716B1 (en) * 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 Semiconductor device
US8853787B2 (en) 2009-11-17 2014-10-07 Magnachip Semiconductor, Ltd. High voltage semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030028895A (en) * 2001-10-04 2003-04-11 삼성전자주식회사 Methods of fabricating a semiconductor device having a high voltage MOS transistor and a low voltage MOS transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030028895A (en) * 2001-10-04 2003-04-11 삼성전자주식회사 Methods of fabricating a semiconductor device having a high voltage MOS transistor and a low voltage MOS transistor

Also Published As

Publication number Publication date
KR20060093180A (en) 2006-08-24

Similar Documents

Publication Publication Date Title
US5406111A (en) Protection device for an intergrated circuit and method of formation
US6509615B2 (en) Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof
US7981783B2 (en) Semiconductor device and method for fabricating the same
US8183626B2 (en) High-voltage MOS devices having gates extending into recesses of substrates
CN1877858B (en) Metal oxide semiconductor (MOS) field effect transistor and method of fabricating the same
KR102068395B1 (en) Semiconductor Device Structure having Low Rdson and Manufacturing Method thereof
JP2007227920A (en) Method, semiconductor structure (method for manufacturing semiconductor device structure hardly causing latch-up and semiconductor devise formed by the same)
US20070262384A1 (en) Semiconductor device and method of manufacturing the same
JP2006278633A (en) Manufacturing method of semiconductor device
JP2006196493A (en) Semiconductor device and its manufacturing method
EP3217434B1 (en) Semiconductor device capable of high-voltage operation
CN106531794B (en) High voltage metal oxide semiconductor transistor element and manufacturing method thereof
US20060255369A1 (en) High-voltage semiconductor device and method of manufacturing the same
US7514747B2 (en) Silicon-on-insulator semiconductor device
KR101035578B1 (en) Method for manufacturing semiconductor device
US8552506B2 (en) Semiconductor device and method of manufacturing the same
KR100695868B1 (en) Isolation Layer and Method of manufacturing using the same, apparatus for a Semiconductor device having the Isolation Layer and Method of manufacturing using the same
KR100457222B1 (en) Method of manufacturing high voltage device
KR100424414B1 (en) Method for forming high voltage transistor
KR20050002076A (en) Method for fabrication of semiconductor device
KR100724574B1 (en) Semiconductor device having etch stop layer and fabricating method thereof
US20070020862A1 (en) Semiconductor device and method of fabricating the same
KR100731092B1 (en) High voltage semiconductor device and method of manufacturing the same
KR101212266B1 (en) Semiconductor device and method for manufacturing the same
KR101271309B1 (en) Method for manufacturing a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9