KR100639289B1 - 하프 브릿지형 인버터 회로 - Google Patents

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Abstract

하이 사이드 출력 신호를 발생하는 플립플롭에 동시에 하이 레벨의 세트 신호 및 리세트 신호가 인가되어도 오동작하지 않도록 한다. 하이 사이드측과 로우 사이드측의 메인 스위칭 소자 Q1, Q2로 구성되는 하프 브릿지형의 스위칭 회로와, 메인 스위칭 소자 Q1, Q2를 온시키는 하이 사이드 출력 신호 HO 및 로우 사이드 출력 신호 LO를 출력하는 드라이브 회로를 구비한 하프 브릿지형 인버터 회로에서, 하이 사이드 출력 신호부의 세트 신호와 리세트 신호를 발생하는 펄스 발생 회로와, 리세트 우선형 플립플롭으로 구성한다.
메인 스위칭 소자, RS 플립플롭, NOR 게이트, 세트 신호, 리세트 신호, 펄스 발생 회로

Description

하프 브릿지형 인버터 회로{HALF BRIDGE TYPE INVERTER CIRCUIT}
도 1은 본 발명 및 종래의 하프 브릿지형 인버터 회로를 설명하는 도면.
도 2는 본 발명 및 종래의 하프 브릿지형 인버터 회로의 동작 파형을 설명하는 도면.
도 3은 본 발명의 하프 브릿지형 인버터 회로에 이용한 드라이버 회로의 블록도.
도 4는 본 발명의 하프 브릿지형 인버터 회로에 이용한 리세트 우선형 플립플롭 회로의 진리값표.
도 5는 본 발명 및 종래의 하프 브릿지형 인버터 회로에 이용한 드라이버 회로의 동작 파형을 설명하는 도면.
도 6은 종래의 하프 브릿지형 인버터 회로의 구동 부분의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
Q1, Q2 : 메인 스위칭 소자
D1, D2 : 공진 전류의 전류 다이오드
L : 공진용 리액터
C1 : 직류 성분 차단용 컨덴서
1 : 제어 회로
2 : 드라이브 회로
32 : 펄스 발생 회로
33 : 레벨 시프트 회로
34 : 펄스 필터 회로
38 : 인버터
39 : NOR 게이트
40 : RS 플립플롭
본 발명은 하프 브릿지형 인버터 회로에 관한 것으로, 특히 노이즈로 오동작하지 않도록 한 하프 브릿지형 인버터 회로에 관한 것이다.
도 1에 하프 브릿지형 인버터 회로의 구성을 도시한다. Q1, Q2는 파워 MOSFET로 구성되는 메인 스위칭 소자이고, D1, D2는 파워 MOSFET의 드레인·소스간의 기생 다이오드로 구성되는 공진 전류의 전류(轉流) 다이오드이다. 부하 회로의 L은 공진용 리액터, C1은 직류 성분 차단용 컨덴서이다.
도 2는 예를 들면 모터 등의 부하 D가 동작될 때의 동작 파형을 도시하고 있다. 상기 메인 스위칭 소자 Q1, Q2의 게이트·소스간에는 교대로 게이트·소스간 전압 VGS1 및 VGS2가 인가되어, 동작 중 메인 스위칭 소자 Q1, Q2는 교대로 온, 오프 를 반복한다.
하이 사이드측 메인 스위칭 소자 Q1은 VGS1이 하이로 되면 온하여, ID1로 나타내는 드레인 전류가 흐른다. 이에 의해, L, C1 및 부하 D로 구성되는 부하 회로에 방형파의 전압이 인가되어, 정현파 형상의 부하 전류 I1이 흐른다.
로우 사이드측 메인 스위칭 소자 Q2는 VGS2가 하이로 되면 온하여, 드레인 전류 ID2가 흐른다. 이에 의해, 부하 회로에 축적된 에너지가 방출되어, 부하 전류 I1은 마이너스 방향으로 감소한다.
통상의 하프 브릿지형 인버터 회로에서는, 부하 회로의 공진 주파수보다 높은 지상(遲相) 영역의 주파수에서 동작시킨다. 따라서, 부하 전류 I1은 메인 스위칭 소자 Q1, Q2의 스위칭 주파수에 의해 변화시킬 수 있기 때문에, 부하 D의 회전 속도 등의 조정이 가능하게 된다.
도 1로부터, 제어 회로(1)로부터의 출력 신호를 드라이브 회로(2)에 의해 소정의 드라이브 신호(예를 들면, VGS1, VGS2)로 변환하여, 메인 스위칭 소자 Q1, Q2가 구동된다.
도 6에 이 드라이브 회로(2)의 구체적인 회로 블록을 도시한다. 즉, 신호 입력 회로(21)와, 펄스 발생 회로(24)와, 레벨 시프트 회로(25)와, 펄스 필터 회로(26)와, 래치 회로를 구성하는 RS 플립플롭 회로(27)와, 하이 사이드측 및 로우 사이드측의 메인 스위칭 소자 Q1, Q2를 구동하는 드라이브 신호를 공급하는 출 력 회로(28, 29)로 구성된다.
도 5에 도시한 바와 같이 드라이브 회로(2)는 제어 회로(1)로부터의 출력 신호를 신호 입력 회로(21)에서 정형한 후, 하이 사이드 출력 신호 HO와 로우 사이드 출력 신호 LO를 형성한다. 하이 사이드 출력 신호 HO와 로우 사이드 출력 신호 LO에는 메인 스위칭 소자 Q1, Q2가 동시에 온하지 않도록 하고 있다.
상기 펄스 발생 회로(24)에는 출력 신호 PGIN이 입력되어, 세트 출력 신호 OUT(Set)와 리세트 출력 신호 OUT(Reset)를 출력한다. 이들 신호는 다음의 고전압에의 레벨 시프트 회로(25)에 입력되어, 고전압의 세트 출력 신호 OUT(Set)와 리세트 출력 신호 OUT(Reset)로 변환된다. 이들 신호는 펄스 필터 회로(26)에서 일정한 펄스 폭 이상의 신호를 통과시켜, RS 플립플롭 회로(27)의 세트 및 리세트를 행하고, 출력 회로(28)로부터 하이 사이드 출력 신호 HO를 출력한다.
[특허 문헌1]
미국 특허 제5,545,955호 명세서
상술한 하프 브릿지형 인버터 회로에서는, 펄스 발생 회로로부터 발생되는 OUT[Set] 신호 및 OUT[Reset] 신호를 레벨 시프트하여 RS 플립플롭의 세트 단자 또는 리세트 단자에 인가한다. RS 플립플롭은 OUT[Set] 신호 또는 OUT[Reset] 신호가 하이 레벨로 될 때마다, 세트 또는 리세트하여 하이 사이드 출력 신호 HO를 얻고 있다.
그러나 도 5에 도시한 바와 같이, 노이즈 등에 의해 플립플롭의 세트 단자 및 리세트 단자에 인가되는 세트 신호 및 리세트 신호가 동시에 하이 레벨로 되면, RS 플립플롭이 오동작하여, 안정적으로 하이 사이드 출력 신호가 얻어지지 않게 된다.
본 발명은 노이즈에 의해 펄스 신호 발생 회로로부터 발생되는 세트 신호 및 리세트 신호가 동시에 온해도 오동작하지 않도록 한 것으로, 하이 사이드측의 메인 스위칭 소자와 로우 사이드측의 메인 스위칭 소자로 구성되는 하프 브릿지형의 스위칭 회로와, 상기 하이 사이드측의 메인 스위칭 소자를 온시키는 하이 사이드 출력 신호 및 로우 사이드측의 메인 스위칭 소자를 온시키는 로우 사이드 출력 신호를 출력하는 드라이브 회로를 구비한 하프 브릿지형 인버터 회로로서, 하이 사이드 출력 신호부의 세트 신호와 리세트 신호를 발생하는 펄스 발생 회로와, 노이즈에 의해 상기 세트 신호 및 리세트 신호가 동시에 하이 레벨로 되었을 때는, 하이 사이드 출력 신호가 오프되는 리세트 우선형 플립플롭으로 구성한 하프 브릿지형 인버터 회로를 제공한다.
또한 본 발명은 상기 리세트 우선형 플립플롭이, 펄스 발생 회로로부터의 세트 신호를 인버트하는 인버터와, 상기 인버터의 출력 신호와 펄스 발생 회로로부터의 리세트 신호가 인가되는 NOR 게이트와, 세트 단자에 상기 NOR 게이트로부터의 출력 신호가 인가되며, 리세트 단자에 펄스 발생 회로로부터의 리세트 신호가 인가되는 RS 플립플롭으로 이루어지는 하프 브릿지형 인버터 회로를 제공한다.
또한 본 발명은 상기 펄스 발생 회로로부터의 세트 신호 및 리세트 신호를 레벨 시프트 회로에서 레벨 시프트하는 하프 브릿지형 인버터 회로를 제공한다.
<실시예>
본 발명의 실시예에 대하여 도 1 내지 도 5를 참조하여 설명한다.
도 1에 하프 브릿지형 인버터 회로의 구성을 도시한다. Q1, Q2는 파워 MOSFET로 구성되는 메인 스위칭 소자이고, D1, D2는 파워 MOSFET의 드레인·소스간의 기생 다이오드로 구성되는 공진 전류의 전류(轉流) 다이오드이다. 부하 회로 D에 접속되어 있는 L은 공진용 리액터, C1은 직류 성분 차단용 컨덴서, 부하 회로 D는 예를 들면 모터 등이다.
도 2에 동작 파형을 도시하고, 도 3에 본 발명의 하프 브릿지형 인버터 회로에 이용된 드라이브 회로(2)의 블록도를 도시한다.
도 3에 도시한 드라이브 회로(2)는 제어 회로(1)로부터의 출력 신호를 정형하는 신호 입력 회로(31)와, 신호 입력 회로(31)로부터의 신호에 의해 동작하며, OUT[Set] 신호와 OUT[Reset] 신호를 발생하는 펄스 발생 회로(32)와, 펄스 발생 회로(32)로부터의 [Set] 신호 및 [Reset] 신호를 레벨 시프트하는 레벨 시프트 회로(33)와, 레벨 시프트 회로(33)에 접속되며, 일정 펄스 폭의 신호만을 통과시키는 펄스 필터 회로(34)와, 리세트 우선형 플립플롭 FF 및 하이 사이드 출력 신호 회로(35)와 로우 사이드 출력 회로(36)로 이루어진다.
레벨 시프트 회로(33)는 펄스 발생 회로(32)로부터의 OUT[Set] 신호를 레벨 시프트하는 트랜지스터 Q1과, 펄스 발생 회로(32)로부터의 OUT[Reset] 신호를 레벨 시프트하는 트랜지스터 Q2로 이루어진다. 또한 펄스 필터 회로(34)는 레벨 시프트 된 일정 펄스 폭의 OUT[Set] 신호 및 OUT[Reset] 신호를 통과시켜, 세트 신호 및 리세트 신호를 발생한다.
리세트 우선형 플립플롭 FF는 펄스 필터 회로(34)로부터의 세트 신호를 인버트하는 인버터(38)와, 하나의 입력 단자에 인버터(38)에 의해 인버트된 세트 신호 S1이 인가되고, 다른 입력 단자에 펄스 필터 회로(34)를 통과한 리세트 신호가 그 상태 그대로 인가되는 NOR 게이트(39)와, NOR 게이트(39)의 출력 신호 S2가 인가되는 세트 단자 S 및 펄스 필터 회로(34)의 리세트 신호가 그 상태 그대로 인가되는 리세트 단자 R을 갖는 RS 플립플롭(40)으로 이루어진다.
도 4는 리세트 우선형 플립플롭 회로 FF의 진리값표로, 세트 신호가 하이 레벨이고 리세트 신호가 로우 레벨일 때만, RS 플립플롭(40)의 Q 단자는 하이 레벨로 되고 그 이외에는 로우 레벨로 된다.
즉, 세트 신호가 하이 레벨일 때 인버터(38)에 의해 인버트된 세트 신호 S1은 로우 레벨로 된다. 이 때 리세트 신호가 로우 레벨이면, NOR 게이트(39)의 입력 단자는 모두 로우 레벨로 되기 때문에, NOR 게이트(39)의 출력 신호 S2는 하이 레벨로 된다.
따라서 RS 플립플롭(40)의 세트 단자 S는 하이 레벨이고 리세트 단자 R은 로우 레벨이기 때문에, RS 플립플롭(40)의 출력 단자 Q는 하이 레벨로 된다. 만약 세트 신호가 하이 레벨일 때에 리세트 신호가 하이 레벨로 된다고 해도, NOR 게이트(39)의 하나의 입력 단자는 로우 레벨이어도 다른 입력 단자가 하이 레벨로 된다. 그 때문에 NOR 게이트(39)의 출력 신호 S2는 로우 레벨로 되기 때문에, RS 플 립플롭은 세트하지 않아 Q 단자는 로우 레벨 그대로이다.
그리고 세트 신호가 로우 레벨로 되면, 인버터(38)에 의해 인버트된 신호 S1은 하이 레벨로 되어, NOR 게이트(39)의 출력 단자는 항상 로우 레벨로 되기 때문에, 리세트 신호가 하이 레벨로 되면 RS 플립플롭(40)의 리세트 단자 R은 하이 레벨로 되고, RS 플립플롭(40)은 반전하여 출력 단자 Q는 로우 레벨로 된다.
다음으로 본 발명의 하프 브릿지형 인버터 회로의 동작을 설명한다.
제어 회로(1)에서 발생된 신호는 드라이브 회로(2)의 신호 입력 회로(31)에 입력되어 정형된다. 정형된 신호는 펄스 발생 회로(32)에 인가되어 OUT[Set] 신호와 OUT[Reset] 신호를 발생한다. 펄스 발생 회로(32)로부터의 OUT[Set] 신호는 레벨 시프트 회로(33)의 트랜지스터 Q1에서 레벨 시프트되고, OUT[Reset] 신호는 트랜지스터 Q2에서 레벨 시프트된다.
도 5에 도시한 바와 같이, 레벨 시프트된 OUT[Set] 신호와 OUT[Reset] 신호는 펄스 필터 회로(34)에서 일정 폭 이상의 펄스 신호를 통과시켜, 세트 신호와 리세트 신호를 발생한다.
세트 신호가 하이 레벨이고 리세트 신호가 로우 레벨일 때, 인버터(38)에 의해 인버트된 세트 신호 S1은 로우 레벨로 되어, NOR 게이트(39)의 입력 단자는 모두 로우 레벨로 되고, NOR 게이트(39)의 출력 단자는 하이 레벨로 된다.
따라서 RS 플립플롭(40)의 세트 단자 S는 하이 레벨로 되고, 리세트 단자 R은 로우 레벨로 되기 때문에, RS 플립플롭(40)은 세트되어 Q 단자를 하이 레벨로 한다. Q 단자가 하이 레벨로 됨으로써, 하이 사이드 출력 회로(35)로부터의 출력 신호 VGS1은 하이 레벨로 되고, 하이 사이드 출력 회로(36)로부터의 출력 신호 VGS2는 로우 레벨로 되기 때문에, 하이 사이드측 스위칭 소자 Q1이 온하여, ID1로 나타내는 드레인 전류가 흐른다.
이에 의해, L, C1, C2 및 모터 등의 코일로 구성되는 밸러스트 회로에 방형파의 전압이 인가되어, 정현파 형상의 밸러스트 전류 I1이 흐른다.
다음으로, 세트 신호가 로우 레벨로 되고, 리세트 신호가 하이 레벨로 되었을 때, 인버터(38)에 의해 인버트된 세트 신호 S1은 하이 레벨로 되고, NOR 게이트(39)의 출력 단자는 로우 레벨로 된다.
따라서 RS 플립플롭(40)의 세트 단자 S는 로우 레벨로 되고, 리세트 단자 R은 하이 레벨로 되기 때문에, RS 플립플롭(40)은 리세트되어 Q 단자를 로우 레벨로 한다. Q 단자가 로우 레벨로 됨으로써, 신호 출력 회로(35)로부터의 출력 신호 VGS1은 로우 레벨로 되고, 신호 출력 회로(36)로부터의 출력 신호 VGS2는 하이 레벨로 되기 때문에, 로우 사이드측 스위칭 소자 Q2가 온하여, 드레인 전류 ID2가 흐른다.
이에 의해, 밸러스트 회로에 축적된 에너지가 방출되어, 밸러스트 전류 I1, 필라멘트 전류 I2 및 램프 전류 I3은 마이너스 방향으로 감소한다. 통상의 하프 브릿지형 인버터 회로에서는, 밸러스트 회로의 공진 주파수보다 높은 지상 영역의 주파수에서 동작된다. 따라서, 밸러스트 전류 I1은 메인 스위칭 소자 Q1, Q2의 스위칭 주파수에 의해 변화시킬 수 있기 때문에, 밝기의 조정이 가능하다.
그런데 RS 플립플롭(40)이 세트되어 Q 단자가 하이 레벨일 때, 노이즈 등에 의해 세트 신호 및 리세트 신호가 모두 하이 레벨로 된 것으로 한다. 리세트 신호가 하이 레벨로 되면 NOR 게이트(39)의 한쪽의 입력 단자가 하이 레벨로 되기 때문에, RS 플립플롭(40)의 세트 단자 S는 로우 레벨로 되고, 리세트 단자 R은 하이 레벨로 되므로, RS 플립플롭(40)은 리세트되며, 하이 사이드 출력 신호 VGS1은 로우 레벨로 된다.
또한, RS 플립플롭(40)이 리세트되어 Q 단자가 로우 레벨일 때, 노이즈 등에 의해 세트 신호와 리세트 신호가 모두 하이 레벨로 된다. 세트 신호가 하이 레벨로 되면 상술한 바와 마찬가지로 NOR 게이트(39)의 한쪽의 입력 단자가 하이 레벨로 되기 때문에, RS 플립플롭(40)의 세트 단자 S는 로우 레벨로 되고, 리세트 단자 R은 하이 레벨 그대로로 된다. 그 때문에 RS 플립플롭(40)은 세트 신호가 하이 레벨로 되어도 리세트된 그대로이므로, 하이 사이드 출력 신호 VGS1은 로우 레벨 그대로로 된다.
이와 같이 어느 경우에도 세트 신호와 리세트 신호가 모두 노이즈 등에 의해, 동시에 하이 레벨로 되었을 때, RS 플립플롭(40)의 출력 신호가 로우 레벨로 되기 때문에, 안정 동작이 가능하다.
본 발명은 하프 브릿지형 인버터 회로에서, 하이 사이드 출력 신호부의 세트 신호와 리세트 신호를 발생하는 펄스 발생 회로와, 상기 세트 신호 및 리세트 신호 가 동시에 하이 레벨로 되었을 때 리세트되는 리세트 우선형 플립플롭으로 구성하였기 때문에, 플립플롭의 세트 단자와 리세트 단자에 동시에 하이 레벨 신호(금지대 신호)가 입력되어도, RS 플립플롭이 오동작하는 것을 방지하여 안정 동작을 행할 수 있다.

Claims (3)

  1. 하이 사이드측의 메인 스위칭 소자 및 로우 사이드측의 메인 스위칭 소자로 구성되는 하프 브릿지형의 스위칭 회로와, 상기 하이 사이드측의 메인 스위칭 소자를 온시키는 하이 사이드 출력 신호 및 로우 사이드측의 메인 스위칭 소자를 온시키는 로우 사이드 출력 신호를 출력하는 드라이브 회로를 구비한 하프 브릿지형 인버터 회로에 있어서,
    상기 스위칭 회로는 상기 하이 사이드측의 메인 스위칭 소자와 상기 로우 사이드 측의 메인 스위칭 소자를 접속점에서 직렬로 접속하고, 상기 접속점에 부하를 접속하고,
    상기 드라이브 회로는, 하이 사이드 출력 신호부의 세트 신호와 리세트 신호를 발생하는 펄스 발생 회로와, 리세트 우선형 플립플롭을 포함하고,
    상기 리세트 우선형 플립플롭은, 상기 세트 신호 및 리세트 신호가 동시에 하이 레벨이 되었을 때, 로우 레벨의 하이 사이드 출력 신호를 출력하여 상기 하이 사이드 측의 메인 스위칭 소자를 오프시켜, 상기 하이 사이드 측의 메인 스위칭 소자 및 상기 로우 사이드 측의 메인 스위칭 소자가 동시에 온하는 것을 방지하는 것을 특징으로 하는 하프 브릿지형 인버터 회로.
  2. 제1항에 있어서,
    상기 리세트 우선형 플립플롭은 상기 펄스 발생 회로로부터의 세트 신호를 인버트하는 인버터와, 상기 인버터의 출력 신호와 상기 펄스 발생 회로로부터의 리세트 신호가 인가되는 NOR 게이트와, 세트 단자에 상기 NOR 게이트로부터의 출력 신호가 인가되며, 리세트 단자에 상기 펄스 발생 회로로부터의 리세트 신호가 인가되는 RS 플립플롭으로 이루어지는 것을 특징으로 하는 하프 브릿지형 인버터 회로.
  3. 제1항에 있어서,
    상기 펄스 발생 회로로부터의 세트 신호 및 리세트 신호를 레벨 시프트 회로에서 레벨 시프트하는 것을 특징으로 하는 하프 브릿지형 인버터 회로.
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