KR100636664B1 - Transistor and Method thereof - Google Patents

Transistor and Method thereof Download PDF

Info

Publication number
KR100636664B1
KR100636664B1 KR1020040017286A KR20040017286A KR100636664B1 KR 100636664 B1 KR100636664 B1 KR 100636664B1 KR 1020040017286 A KR1020040017286 A KR 1020040017286A KR 20040017286 A KR20040017286 A KR 20040017286A KR 100636664 B1 KR100636664 B1 KR 100636664B1
Authority
KR
South Korea
Prior art keywords
gate
gate oxide
silicon layer
transistor
layer
Prior art date
Application number
KR1020040017286A
Other languages
Korean (ko)
Other versions
KR20050092190A (en
Inventor
최강식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040017286A priority Critical patent/KR100636664B1/en
Publication of KR20050092190A publication Critical patent/KR20050092190A/en
Application granted granted Critical
Publication of KR100636664B1 publication Critical patent/KR100636664B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices

Abstract

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 주어진 피쳐 사이즈(Feature Size) 내에서 유효 채널 길이를 증가시키면서 게이트 미스얼라인(mis-align) 문제점을 해결하는 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to a transistor and a method of manufacturing the same to solve the gate mis-alignment problem while increasing the effective channel length within a given feature size (Feature Size) will be.

상기와 같은 본 발명의 트랜지스터는 소자분리막이 형성된 반도체 채널 기판과, 상기 반도체 채널 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 증착된 하드마스크와, 상기 게이트 전극 측벽에 형성된 제2 게이트 산화막과, 상기 제2 게이트 산화막 및 하드마스크 측벽에 형성된 절연막과, 이웃하는 상기 게이트 전극 사이의 활성영역 상에 형성된 실리콘층과, 상기 실리콘층과 인접된 부분을 제외한 절연막의 측벽에 형성된 게이트 스페이서와, 상기 실리콘층에 형성된 소스/드레인 영역을 포함하여 이루어지는 것을 특징으로 한다.The transistor of the present invention as described above comprises a semiconductor channel substrate on which a device isolation film is formed, a gate electrode formed on the semiconductor channel substrate, a hard mask deposited on the gate electrode, a second gate oxide film formed on sidewalls of the gate electrode, An insulating film formed on the sidewalls of the second gate oxide film and the hard mask, a silicon layer formed on an active region between the neighboring gate electrodes, a gate spacer formed on a sidewall of the insulating film except a portion adjacent to the silicon layer, And a source / drain region formed in the silicon layer.

게이트 산화막, 실리콘층, 채널, 트랜지스터Gate oxide, silicon layer, channel, transistor

Description

트랜지스터 및 그 제조 방법{Transistor and Method thereof}Transistor and manufacturing method thereof

도 1내지 도 3은 본 발명에 의한 일 실시예에 따른 트랜지스터 및 그 제조방법을 설명하기 위한 공정단면도들.1 to 3 are process cross-sectional views illustrating a transistor and a method of manufacturing the same according to an embodiment of the present invention.

- 도면의 주요부분에 대한 설명 -Description of the main parts of the drawings

1, 10 : 반도체 채널 기판 2 : 리세스 게이트1, 10: semiconductor channel substrate 2: recess gate

3 : 게이트 4: 셀 스페이서3: gate 4: cell spacer

5: 피쳐 사이즈 7: 미스얼라인(mis-align)5: feature size 7: mis-aligned

15 : 소자분리막 20 : 제1 게이트 산화막15 device isolation film 20 first gate oxide film

30 : 폴리실리콘층 40 : 텅스텐 실리사이드층30 polysilicon layer 40 tungsten silicide layer

50 : 하드마스크 70 : 제2 게이트 산화막50: hard mask 70: second gate oxide film

80 : 절연막 90 : 실리콘층80: insulating film 90: silicon layer

95 : 산화막 스페이서 100 : 질화막 스페이서95: oxide film spacer 100: nitride film spacer

110 : 소스/드레인 영역110: source / drain area

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 주어진 피쳐 사이즈(Feature Size) 내에서 유효 채널 길이를 증가시키면서 게이트 미스얼라인(mis-align) 문제점을 해결하는 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to a transistor and a method of manufacturing the same to solve the gate mis-alignment problem while increasing the effective channel length within a given feature size (Feature Size) will be.

일반적으로, 반도체 메모리 소자 내 수억 개의 셀 트랜지스터(Cell-Transistor) 모두가 리프레쉬(Refresh)에 영향을 주지 않기 위해서는 대개 문턱전압을 1V 근처로 유지해야만 한다.In general, hundreds of millions of cell-transistors in a semiconductor memory device generally have to maintain a threshold voltage around 1V in order not to affect refresh.

그러나, 근래에는 셀 트랜지스터의 게이트 감소에 따른 쇼트 채널(Short-Cannel) 효과에 의하여 셀 트랜지스터의 문턱 전압이 낮아지게 된다. However, in recent years, the threshold voltage of the cell transistor is lowered due to the short channel effect due to the gate reduction of the cell transistor.

따라서, 셀 트랜지스터의 문턱전압을 조절하는 채널 이온주입 도즈(does)의 증가가 필수적이다. Therefore, it is necessary to increase the channel ion implantation doses that control the threshold voltage of the cell transistor.

그러나, 채널 농도(does)가 증가할수록, 소스/드레인 접합의 공핍영역의 전계가 증가하게 된다.However, as the channel does increase, the electric field of the depletion region of the source / drain junction increases.

이와 같은 전계의 증가는 셀 트랜지스터 소스/드레인 특히, 스토리지 노드의 접합 누설전류를 증가시키게 되어 데이타를 잃어버리는 시간이 짧아지게 된다. This increase in electric field increases the cell leakage source / drain, especially the junction leakage current of the storage node, resulting in shorter data loss time.

즉, 리텐션 타임(Retention Time)이 감소하게 되는 것이다.That is, the retention time is reduced.

이를 해결하기 위해서, 채널 영역을 식각(etch)하여 유효채널의 길이(effective channel length)를 증가시킴으로써 채널 도핑(does)을 감소시켜 누설전류를 감소시키는 방법이 제안되고 있다. In order to solve this problem, a method of reducing leakage current by reducing channel does by etching the channel region and increasing the effective channel length has been proposed.

이는 도 1에서 보는 바와 같이, 반도체 채널 기판(1)을 식각하여 트렌치를 형성한 후 이 트렌치 내에 리세스 게이트(2)를 형성하고, 상기 반도체 채널 기판(1) 상에 다시 게이트(3)를 형성함으로써 유효채널 길이를 증가시키고 있다.As shown in FIG. 1, the semiconductor channel substrate 1 is etched to form a trench, and then a recess gate 2 is formed in the trench, and the gate 3 is again formed on the semiconductor channel substrate 1. By forming, the effective channel length is increased.

그러나, 이와 같은 종래 기술은 게이트 미스얼라인(mis-align; 7)으로 인해 실제 미니멈 피쳐 사이즈(Minimum Feature Size; 5)가 증가하는 문제점이 있다.However, such a prior art has a problem that the actual minimum feature size 5 increases due to the gate misalignment 7.

따라서, 본 발명이 이루고자 하는 기술적 과제는 주어진 피쳐 사이즈(Feature Size) 내에서 유효 채널 길이를 증가시키면서 게이트 미스얼라인(mis-align) 문제점을 해결하는 트랜지스터 및 그 제조방법을 제공하는 데 있다.
Accordingly, an object of the present invention is to provide a transistor and a method of manufacturing the same, which solves a gate mis-alignment problem while increasing the effective channel length within a given feature size.

상기 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막이 형성된 반도체 채널 기판과, 상기 반도체 채널 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 증착된 하드마스크와, 상기 게이트 전극 측벽에 형성된 제2 게이트 산화막과, 상기 제2 게이트 산화막 및 하드마스크 측벽에 형성된 절연막과, 이웃하는 상기 게이트 전극 사이의 활성영역 상에 형성된 실리콘층과, 상기 실리콘층과 인접 된 부분을 제외한 절연막의 측벽에 형성된 게이트 스페이서와, 상기 실리콘층에 형성된 소스/드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 트랜지스터를 제공한다.In order to achieve the above technical problem, the present invention provides a semiconductor channel substrate having a device isolation film, a gate electrode formed on the semiconductor channel substrate, a hard mask deposited on the gate electrode, and a second formed on the sidewall of the gate electrode. A gate oxide film, an insulating film formed on the sidewalls of the second gate oxide film and the hard mask, a silicon layer formed on an active region between the adjacent gate electrodes, and a gate spacer formed on the sidewalls of the insulating film except a portion adjacent to the silicon layer. And a source / drain region formed in the silicon layer.

본 발명의 반도체 소자에서, 상기 게이트 전극은 게이트 산화막과 폴리실리콘층 및 텅스텐 실리사이드 층으로 이루어진 것을 특징으로 한다.In the semiconductor device of the present invention, the gate electrode is formed of a gate oxide film, a polysilicon layer, and a tungsten silicide layer.

또한, 상기 기술적 과제를 달성하기 위한 본 발명은 (1) 소자분리막에 의해 정의된 활성영역의 반도체 채널 기판상에 웰 영역을 형성하는 단계와, (2) 상기 단계(1)의 결과물 상에 제1 게이트 산화막과 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 적층하는 단계와, (3) 상기 결과물 상에 하드마스크를 증착한 후 식각하여 게이트를 형성하는 단계와, (4) 상기 제1 게이트 산화막과 폴리실리콘층 및 텅스텐 실리사이드층 측벽에 제2 게이트 산화막을 형성한 후 상기 제2 게이트 산화막 및 하드마스크 측벽에 절연막을 형성하는 단계와, (5) 이웃하는 상기 게이트 구조물 사이의 활성영역 상에 실리콘층을 성장시키는 단계를 포함하여 이루어지는 트랜지스터의 제조 방법을 제공한다.In addition, the present invention for achieving the above technical problem (1) forming a well region on the semiconductor channel substrate of the active region defined by the device isolation film, and (2) on the resultant of the step (1) Sequentially depositing a gate oxide film, a polysilicon layer, and a tungsten silicide layer, (3) depositing a hard mask on the resultant and then etching to form a gate; and (4) the first gate oxide film; Forming a second gate oxide film on the sidewalls of the polysilicon layer and the tungsten silicide layer, and then forming an insulating film on the sidewalls of the second gate oxide and the hard mask; and (5) a silicon layer on an active region between the adjacent gate structures. It provides a method for manufacturing a transistor comprising the step of growing a.

상기와 같은 본 발명은 상기 단계(5)의 결과물 상에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 마스크로 하여 이온주입 공정을 실시하여 상기 실리콘층에 소스/드레인 영역을 형성하는 단계를 더 포함하여 이루어지는 트랜지스터의 제조 방법을 제공한다.As described above, the present invention further includes forming a gate spacer on the resultant of the step (5), and performing a ion implantation process using the gate spacer as a mask to form a source / drain region in the silicon layer. It provides a method for producing a transistor comprising.

본 발명에 따른 트랜지스터의 제조 방법에 있어서, 제 3항 또는 제 4항에 있어서, 상기 단계(4)는 상기 게이트가 형성된 결과물 전면을 산화하여 제 2게이트 산화막을 형성하는 단계와, 절연막을 형성한 후, 식각공정을 통해 이웃하는 상기 게이트 사이의 활성영역 상에 존재하는 제 1,2게이트 산화막 및 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the method of manufacturing a transistor according to the present invention, the method according to claim 3 or 4, wherein the step (4) comprises the steps of: oxidizing the entire surface of the resultant product on which the gate is formed to form a second gate oxide film; Afterwards, the step of removing the first and second gate oxide film and the insulating film on the active region between the adjacent gate through the etching process.

본 발명의 트랜지스터 및 그 제조 방법에 있어서, 상기 제 2게이트 산화막은 질화막, SiON, Al2O3, TaON 으로 대체될 수 있는 것을 특징으로 한다.In the transistor of the present invention and a method of manufacturing the same, the second gate oxide film may be replaced with a nitride film, SiON, Al 2 O 3, TaON.

본 발명의 트랜지스터 및 그 제조 방법에 있어서, 상기 실리콘층은 상기 반도체 채널 기판과 동일한 타입의 것으로 형성하는 것이 바람직하다.In the transistor of the present invention and a method of manufacturing the same, the silicon layer is preferably formed of the same type as the semiconductor channel substrate.

본 발명의 트랜지스터 및 그 제조 방법에 있어서, 상기 실리콘층은 에피택시(Epitaxy) 성장법으로 성장되는 것을 특징으로 한다.In the transistor of the present invention and a method of manufacturing the same, the silicon layer is characterized in that it is grown by the epitaxy growth method.

본 발명의 트랜지스터 및 그 제조 방법에 있어서, 상기 실리콘층은 상기 폴리실리콘층 또는 상기 텅스텐 실리사이드층 부위까지 성장시킬 수 있는 것을 특징으로 한다.In the transistor of the present invention and a method of manufacturing the same, the silicon layer can be grown to the polysilicon layer or the tungsten silicide layer.

이하, 실시예를 통하여 본 발명의 트랜지스터 및 그 제조방법을 보다 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the transistor of the present invention and a method of manufacturing the same will be described in detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 공정단면도들이다.2A through 2C are cross-sectional views illustrating a transistor and a method of manufacturing the same according to an embodiment of the present invention.

먼저 도 2c을 통해 본 발명이 제공하는 트랜지스터의 구조를 더욱 상세하게 설명하면 다음과 같다.First, the structure of the transistor provided by the present invention will be described in more detail with reference to FIG. 2C.

본 발명에 의한 트랜지스터는 소자분리막이 형성된 반도체 채널 기판(10)과, 상기 반도체 채널 기판(10) 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 증착된 하드마스크(50)와, 상기 게이트 전극 측벽에 형성된 제2 게이트 산화막(70)과, 상기 제2 게이트 산화막(70) 및 하드마스크(50) 측벽에 형성된 절연막(80)과, 이웃하는 상기 게이트 전극 사이의 활성영역 상에 형성된 실리콘층(90)과, 상기 실리콘층(90)과 인접된 부분을 제외한 절연막(80)의 측벽에 형성된 게이트 스페이서(95, 100)와, 상기 실리콘층(90)에 형성된 소스/드레인 영역(110)으로 이루어져 있다.The transistor according to the present invention includes a semiconductor channel substrate 10 having an isolation layer, a gate electrode formed on the semiconductor channel substrate 10, a hard mask 50 deposited on the gate electrode, and the gate electrode sidewalls. A second gate oxide film 70 formed on the second gate oxide film 70, an insulating film 80 formed on sidewalls of the second gate oxide film 70 and the hard mask 50, and a silicon layer 90 formed on an active region between the adjacent gate electrodes. ), Gate spacers 95 and 100 formed on sidewalls of the insulating film 80 except for portions adjacent to the silicon layer 90, and source / drain regions 110 formed on the silicon layer 90. .

이와 같이, 상기 게이트 전극의 측벽에도 제2 게이트 산화막(70)을 형성하고 게이트 사이의 활성영역 상에 실리콘층(90)을 성장시켜 소스/드레인 영역(110)을 형성함으로써 채널(120) 길이의 증가를 불러올 수 있게 된다.As such, the second gate oxide layer 70 is formed on the sidewalls of the gate electrode, and the silicon layer 90 is grown on the active region between the gates to form the source / drain regions 110. You can call up the increase.

이 때, 상기 게이트 전극은 게이트 산화막(20)과 폴리실리콘층(30) 및 텅스텐 실리사이드층(40)으로 이루어진다.In this case, the gate electrode includes a gate oxide film 20, a polysilicon layer 30, and a tungsten silicide layer 40.

다음으로 도 2a 내지 도 2c를 통해 본 발명이 제공하는 트랜지스터의 제조 방법을 보다 더 상세히 설명하겠다.Next, a method of manufacturing a transistor provided by the present invention will be described in more detail with reference to FIGS. 2A to 2C.

우선, 도 2a에서 보는 바와 같이 소자분리막(15)이 형성된 반도체 채널 기판(10) 상에 제1 게이트 산화막(20)과 폴리실리콘층(30) 및 텅스텐 실리사이드층(40)을 순차적으로 적층한다.First, as shown in FIG. 2A, the first gate oxide film 20, the polysilicon layer 30, and the tungsten silicide layer 40 are sequentially stacked on the semiconductor channel substrate 10 on which the device isolation layer 15 is formed.

이후, 질화물로 이루어진 하드마스크(50)를 증착한 후, 이 하드마스크(50)를 마스크로 하여 식각함으로써 상기 소자분리막(15)이 형성된 반도체 채널 기판(10) 상에 복수개의 게이트 구조를 형성한다.Thereafter, after depositing the hard mask 50 made of nitride, the hard mask 50 is etched to form a plurality of gate structures on the semiconductor channel substrate 10 on which the device isolation layer 15 is formed. .

이어서, 옥시데이션 공정을 통해 상기 제1 게이트 산화막(20)과 폴리실리콘층(30) 및 텅스텐실리사이드층(40)으로 이루어진 게이트 전극의 측벽 및 활성영역 상에 제2 게이트 산화막(70)을 성장시키고, 상기 제2 게이트 산화막(70)이 형성된 결과물 전면에 절연막(80)을 성장시킨다.Subsequently, the second gate oxide layer 70 is grown on the sidewalls and active regions of the gate electrode including the first gate oxide layer 20, the polysilicon layer 30, and the tungsten silicide layer 40 through an oxidization process. The insulating film 80 is grown on the entire surface of the resultant product on which the second gate oxide film 70 is formed.

이 때, 상기 제2 게이트 산화막(70)은 질화막, SiON, Al2O3, TaON 등으로 대체될 수 있다. In this case, the second gate oxide layer 70 may be replaced with a nitride layer, SiON, Al 2 O 3, TaON, or the like.

그리고, 이웃하는 상기 게이트 전극 사이의 활성영역 상에 존재하는 제 1 게이트 산화막(20)과 제2 게이트 산화막(70) 및 절연막(80)을 건식식각을 통해 제거한다.In addition, the first gate oxide film 20, the second gate oxide film 70, and the insulating film 80 existing on the active region between the adjacent gate electrodes are removed by dry etching.

다음으로, 도 2b에서 보는 바와 같이 이웃하는 상기 게이트 전극 사이의 활성영역 상에 실리콘층(90)을 형성시킨다.Next, as shown in FIG. 2B, a silicon layer 90 is formed on an active region between adjacent gate electrodes.

이 때, 상기 실리콘층(90)은 에피택시(epitaxy) 성장법으로 상기 반도체 채널 기판(10)과 동일한 타입의 것으로 형성되는 것이 바람직하고, 상기 폴리실리콘층(30) 또는 상기 텅스텐 실리사이드층(40) 부위까지 성장시킬 수 있다.In this case, the silicon layer 90 is preferably formed of the same type as the semiconductor channel substrate 10 by the epitaxial growth method, and the polysilicon layer 30 or the tungsten silicide layer 40 ) Up to the site.

마지막으로, 도 2c에서와 같이, 상기의 실리콘층(90)이 형성된 결과물 전면에 산화막 및 질화막을 증착하여 식각함으로써 산화막 스페이서(95) 및 질화막 스페이서(100)의 2중 게이트 스페이서를 형성하고, 상기 2중 게이트 스페이서를 마스크로 하여 이온주입 공정을 실시함으로써 소스/드레인 영역(110)을 형성한다.Lastly, as shown in FIG. 2C, the oxide and nitride layers are deposited and etched on the entire surface of the silicon layer 90 to form the double gate spacers of the oxide spacer 95 and the nitride spacer 100. The source / drain region 110 is formed by performing an ion implantation process using the double gate spacer as a mask.

요약하자면, 상기와 같은 본 발명은 게이트 전극 형성 후 이 게이트 전극의 측벽에도 게이트 산화막을 다시 형성한 다음, 반도체 채널 기판(10)과 동일한 타입의 실리콘층(90)을, 상기 게이트 전극 사이의 활성영역 상에 에피택시(epixaxy) 방법으로 성장시켜 채널(120)로 이용함으로써 유효채널 길이의 증가를 가져오는 반면에, 종래기술은 반도체 채널 기판 내에 리세스 게이트를 형성한 후, 반도체 채널 기판 상에 게이트를 형성함으로써 유효채널 길이의 증가를 가져오도록 하였으나, 이는 게이트 미스 얼라인이 발생하는 문제점이 있었다.In summary, according to the present invention, after the gate electrode is formed, the gate oxide film is also formed on the sidewall of the gate electrode, and then the silicon layer 90 of the same type as the semiconductor channel substrate 10 is formed. Growth in the epitaxy method on the region and use as the channel 120 results in an increase in the effective channel length, whereas the prior art forms a recess gate in the semiconductor channel substrate and then on the semiconductor channel substrate. The gate is formed to increase the effective channel length, but there is a problem in that gate misalignment occurs.

즉, 본 발명은 종래 기술의 게이트 미스얼라인 문제점을 해결하면서 유효채널 길이의 증가를 가져왔고, 이에 따라, 트랜지스터의 마진(MARGIN) 및 정션 리키지(JUNCTION-LEAKAGE)를 줄일 수 있을 뿐만 아니라, 채널 이온주입의 감소로 인해 전계가 완화되고, 리텐션 타임(retention-time)이 증가하는 이점이 발생하게 된 것이다. That is, the present invention has resulted in an increase in the effective channel length while solving the gate misalignment problem of the prior art, and accordingly, it is possible to reduce the margin of the transistor (MARGIN) and junction package (JUNCTION-LEAKAGE). The reduced channel ion implantation has the advantage that the electric field is relaxed and the retention time is increased.

이상 설명한 바와 같이, 본 발명에 따르면 유요 채널 길이의 증가로 인해, 트랜지스터의 마진(margin) 및 정션 리키지(Junction Leakage)를 줄일 수 있는 이점이 있다.As described above, according to the present invention, due to the increase in the effective channel length, there is an advantage of reducing the margin and junction leakage of the transistor.

또한, 채널 이온주입의 감소로 인해 전계(Electric-Field)가 완화되고, 리텐션 타임(Retention Time)이 증가할 수 있는 효과가 있다. In addition, due to the reduction of channel ion implantation, the electric field may be relaxed and the retention time may be increased.

Claims (9)

소자분리막이 형성된 반도체 채널 기판과, 상기 반도체 채널 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 증착된 하드마스크와, 상기 게이트 전극 측벽에 형성된 제2 게이트 산화막과, 상기 제2 게이트 산화막 및 하드마스크 측벽에 형성된 절연막과, 이웃하는 상기 게이트 전극 사이의 활성영역 상에 형성된 실리콘층과, 상기 실리콘층과 인접된 부분을 제외한 절연막의 측벽에 형성된 게이트 스페이서와, 상기 실리콘층에 형성된 소스/드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 트랜지스터.A semiconductor channel substrate on which an isolation layer is formed, a gate electrode formed on the semiconductor channel substrate, a hard mask deposited on the gate electrode, a second gate oxide film formed on sidewalls of the gate electrode, and the second gate oxide film and hard An insulating film formed on the sidewall of the mask, a silicon layer formed on the active region between the adjacent gate electrodes, a gate spacer formed on the sidewall of the insulating film excluding a portion adjacent to the silicon layer, and a source / drain region formed on the silicon layer Transistor comprising a. 제 1항에 있어서, 상기 게이트 전극은 게이트 산화막과 폴리실리콘층 및 텅스텐 실리사이드 층으로 이루어진 것을 특징으로 하는 트랜지스터.The transistor of claim 1, wherein the gate electrode is formed of a gate oxide layer, a polysilicon layer, and a tungsten silicide layer. (1) 소자분리막에 의해 정의된 활성영역의 반도체 채널 기판상에 웰 영역을 형성하는 단계와,(1) forming a well region on a semiconductor channel substrate of an active region defined by an element isolation film; (2) 상기 단계(1)의 결과물 상에 제1 게이트 산화막과 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 적층하는 단계와,(2) sequentially depositing a first gate oxide film, a polysilicon layer, and a tungsten silicide layer on the resultant of step (1); (3) 상기 결과물 상에 하드마스크를 증착한 후 식각하여 게이트를 형성하는 단계와,(3) depositing a hard mask on the resultant and then etching to form a gate; (4) 상기 제1 게이트 산화막과 폴리실리콘층 및 텅스텐 실리사이드층 측벽에 제2 게이트 산화막을 형성한 후 상기 제2 게이트 산화막 및 하드마스크 측벽에 절연막을 형성하는 단계와,(4) forming a second gate oxide film on the sidewalls of the first gate oxide film, the polysilicon layer, and the tungsten silicide layer, and then forming an insulating film on the sidewalls of the second gate oxide film and the hard mask; (5) 이웃하는 상기 게이트 구조물 사이의 활성영역 상에 실리콘층을 성장시키는 단계(5) growing a silicon layer on an active region between adjacent gate structures 를 포함하여 이루어지는 트랜지스터의 제조 방법.Method of manufacturing a transistor comprising a. 제 3항에 있어서, The method of claim 3, wherein 상기 단계(5)의 결과물 상에 게이트 스페이서를 형성하는 단계와,Forming a gate spacer on the result of step (5), 상기 게이트 스페이서를 마스크로 하여 이온주입 공정을 실시하여 상기 실리콘층에 소스/드레인 영역을 형성하는 단계Forming a source / drain region in the silicon layer by performing an ion implantation process using the gate spacer as a mask; 를 더 포함하여 이루어지는 트랜지스터의 제조 방법.Method of manufacturing a transistor further comprising. 제 3항 또는 제 4항에 있어서, 상기 단계(4)는The method according to claim 3 or 4, wherein step (4) 상기 게이트가 형성된 결과물 전면을 산화하여 제 2게이트 산화막을 형성하는 단계와,Oxidizing the entire surface of the resultant product on which the gate is formed to form a second gate oxide film; 절연막을 형성한 후, 식각공정을 통해 이웃하는 상기 게이트 사이의 활성영 역 상에 존재하는 제 1,2게이트 산화막 및 절연막을 제거하는 단계Removing the first and second gate oxide films and the insulating film present on the active region between the adjacent gates through an etching process after forming the insulating film 를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조 방법.Method of manufacturing a transistor comprising a. 제 3항에 있어서, 상기 제 2게이트 산화막은 질화막, SiON, Al2O3, TaON 으로 대체될 수 있는 것을 특징으로 하는 트랜지스터의 제조 방법.4. The method of claim 3, wherein the second gate oxide film can be replaced with a nitride film, SiON, Al2O3, TaON. 제 3항에 있어서, 상기 실리콘층은 상기 반도체 채널 기판과 동일한 타입의 것으로 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.4. The method of claim 3, wherein the silicon layer is formed of the same type as the semiconductor channel substrate. 제 3항에 있어서, 상기 실리콘층은 에피택시 성장법으로 성장되는 것을 특징으로 하는 트랜지스터의 제조 방법.The method of claim 3, wherein the silicon layer is grown by epitaxial growth. 제 3항에 있어서, 상기 실리콘층은 상기 폴리실리콘층 또는 상기 텅스텐 실리사이드층 부위까지 성장시킬 수 있는 것을 특징으로 하는 트랜지스터의 제조 방법The method of claim 3, wherein the silicon layer can be grown to a portion of the polysilicon layer or the tungsten silicide layer.
KR1020040017286A 2004-03-15 2004-03-15 Transistor and Method thereof KR100636664B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040017286A KR100636664B1 (en) 2004-03-15 2004-03-15 Transistor and Method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040017286A KR100636664B1 (en) 2004-03-15 2004-03-15 Transistor and Method thereof

Publications (2)

Publication Number Publication Date
KR20050092190A KR20050092190A (en) 2005-09-21
KR100636664B1 true KR100636664B1 (en) 2006-10-23

Family

ID=37273594

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040017286A KR100636664B1 (en) 2004-03-15 2004-03-15 Transistor and Method thereof

Country Status (1)

Country Link
KR (1) KR100636664B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742248A (en) * 2014-12-09 2016-07-06 中芯国际集成电路制造(上海)有限公司 Method for forming semiconductor structure

Also Published As

Publication number Publication date
KR20050092190A (en) 2005-09-21

Similar Documents

Publication Publication Date Title
KR100640159B1 (en) Semiconductor device increased channel length and method for manufacturing the same
KR100564434B1 (en) Recess gate and the forming method thereof
KR100248506B1 (en) A method of fabricating semiconductor device for improving characteristics of transistor
US7303963B2 (en) Method for manufacturing cell transistor
KR100636664B1 (en) Transistor and Method thereof
KR100743627B1 (en) Method of manufacturing semiconductor device
KR100906648B1 (en) Method for manufacturing transistor in semiconductor device
KR100611397B1 (en) Dynamic random acess memory cell transistor and forming method thereof
KR100567074B1 (en) Method for manufacturing semiconductor device
KR100602113B1 (en) Transistor and manufacturing process thereof
KR100650772B1 (en) Method of manufacturing semiconductor device
KR20050122475A (en) Transistor with recess gate and forming method thereof
KR100636669B1 (en) Method for forming the DRAM memory cell
KR100504193B1 (en) Method for forming gate spacer of semiconductor device
KR100653985B1 (en) Method for forming transistor of semiconductor device
KR100869842B1 (en) Method for forming the DRAM memory cell
KR100618705B1 (en) Method for forming gate of semiconductor device
KR100608384B1 (en) Method of manufacturing semiconductor device
KR100743637B1 (en) Method of manufacturing mosfet device
KR100570214B1 (en) Cell transistor
KR100570215B1 (en) Cell transistor
TW202305899A (en) Method for forming transistor structure
KR20070032475A (en) Method of manufacturing semiconductor device
KR20080029667A (en) Method of manufacturing semiconductor device with recess gate
KR20070001754A (en) Method for manufacturing semiconductor device having step gate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee