KR100633818B1 - 전자 회로의 제조 방법 및 전자 회로 - Google Patents

전자 회로의 제조 방법 및 전자 회로 Download PDF

Info

Publication number
KR100633818B1
KR100633818B1 KR1020050030303A KR20050030303A KR100633818B1 KR 100633818 B1 KR100633818 B1 KR 100633818B1 KR 1020050030303 A KR1020050030303 A KR 1020050030303A KR 20050030303 A KR20050030303 A KR 20050030303A KR 100633818 B1 KR100633818 B1 KR 100633818B1
Authority
KR
South Korea
Prior art keywords
resin
metal
conductor layer
metal conductor
pattern
Prior art date
Application number
KR1020050030303A
Other languages
English (en)
Other versions
KR20060045616A (ko
Inventor
히데오 아오끼
나오꼬 야마구찌
찌아끼 다꾸보
도시아끼 야마우찌
고지 이마미야
히로시 하시즈메
Original Assignee
가부시끼가이샤 도시바
도시바 테크 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바, 도시바 테크 가부시키가이샤 filed Critical 가부시끼가이샤 도시바
Publication of KR20060045616A publication Critical patent/KR20060045616A/ko
Application granted granted Critical
Publication of KR100633818B1 publication Critical patent/KR100633818B1/ko

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B7/00—Barrages or weirs; Layout, construction, methods of, or devices for, making same
    • E02B7/20—Movable barrages; Lock or dry-dock gates
    • E02B7/40—Swinging or turning gates
    • E02B7/42—Gates of segmental or sector-like shape with horizontal axis
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/246—Reinforcing conductive paste, ink or powder patterns by other methods, e.g. by plating
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B13/00—Irrigation ditches, i.e. gravity flow, open channel water distribution systems
    • E02B13/02—Closures for irrigation conduits
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
    • G03G15/00—Apparatus for electrographic processes using a charge pattern
    • G03G15/22—Apparatus for electrographic processes using a charge pattern involving the combination of more than one step according to groups G03G13/02 - G03G13/20
    • G03G15/221—Machines other than electrographic copiers, e.g. electrophotographic cameras, electrostatic typewriters
    • G03G15/224—Machines for forming tactile or three dimensional images by electrographic means, e.g. braille, 3d printing
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
    • G03G15/00—Apparatus for electrographic processes using a charge pattern
    • G03G15/65—Apparatus which relate to the handling of copy material
    • G03G15/6582—Special processing for irreversibly adding or changing the sheet copy material characteristics or its appearance, e.g. stamping, annotation printing, punching
    • G03G15/6585—Special processing for irreversibly adding or changing the sheet copy material characteristics or its appearance, e.g. stamping, annotation printing, punching by using non-standard toners, e.g. transparent toner, gloss adding devices
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
    • G03G15/00—Apparatus for electrographic processes using a charge pattern
    • G03G15/65—Apparatus which relate to the handling of copy material
    • G03G15/6588—Apparatus which relate to the handling of copy material characterised by the copy material, e.g. postcards, large copies, multi-layered materials, coloured sheet material
    • G03G15/6591—Apparatus which relate to the handling of copy material characterised by the copy material, e.g. postcards, large copies, multi-layered materials, coloured sheet material characterised by the recording material, e.g. plastic material, OHP, ceramics, tiles, textiles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H05K3/242—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus characterised by using temporary conductors on the printed circuit for electrically connecting areas which are to be electroplated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H05K1/095—Dispersed materials, e.g. conductive pastes or inks for polymer thick films, i.e. having a permanent organic polymeric binder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0517—Electrographic patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1266—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by electrographic or magnetographic printing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Structural Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Civil Engineering (AREA)
  • Textile Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

본 발명의 일 양태에 따르면, 적어도 열경화성 수지와 금속 미립자로 이루어지는 제1 금속 함유 수지 입자와, 적어도 열가소성 수지와 금속 미립자로 이루어지는 제2 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 상기 제1 금속 함유 수지 입자로 이루어지는 제1 기초 패턴과, 상기 제2 금속 함유 수지 입자로 이루어지는 제2 기초 패턴을 기재 상에 형성하는 단계와, 상기 제1과 제2 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와, 상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와, 상기 제2 기초 패턴, 및 상기 제2 기초 패턴 상에 형성되어 있는 제1 및 제2 금속 도체층을 제거하는 단계를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법이 제공된다.
금속 미립자, 열가소성 수지, 금속 도체층, 전해 도금, 기초 패턴, 열경화성 수지

Description

전자 회로의 제조 방법 및 전자 회로{METHOD OF MANUFACTURING ELECTRONIC CIRCUIT AND ELECTRONIC CIRCUIT}
도 1은 본 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트.
도 2a 및 도 2b는 제1 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 3a 및 도 3b는 제1 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 4a 및 도 4b는 제1 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 5a 및 도 5b는 제1 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 6a 및 도 6b는 제1 실시예에 따른 금속 함유 수지 입자의 모식적인 도면.
도 7은 제2 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트.
도 8a 및 도 8b는 제2 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 9a 및 도 9b는 제2 실시예에 따른 금속 함유 수지 입자의 모식적인 도면.
도 10은 제3 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트.
도 11a 및 도 11b는 제3 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 12a 및 도 12b는 제3 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 13은 제3 실시예에 따른 금속 함유 수지 입자의 모식적인 도면.
도 14는 제4 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트.
도 15a 및 도 15b는 제4 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도.
도 16은 제4 실시예에 따른 수지 입자의 모식적인 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기재
2 : 회로용 기초 패턴
3 : 도금선용 기초 패턴
4, 5 : 금속 도체층
6 : 혼합물
7 : 기초 패턴
본 출원은, 일본 특허 출원 제2004-118122(2004년 4월 13일)에 기초한 것으로서, 상기 출원으로부터 우선권을 주장하며, 전체 내용이 본 명세서에 참조로서 고려된다.
본 발명은, 전자 회로의 제조 방법 및 전자 회로에 관한 것이다.
종래의 전자 회로 기판의 제조에서는, 금속 박막 상에 레지스트 도포, 노광, 현상, 에칭 등의 처리를 행하여, 금속 도체 패턴층을 형성하고 있다. 이 제조 공정에서, 각 층마다 노광 마스크가 필요로 되어, 그 설계나 작성에 많은 시간과 코스트가 들기 때문에, 회로 패턴의 변경이나 수정은, 전자 회로 기판의 제조 기간이나 코스트에 큰 영향을 주었다.
따라서, 수지 내에 금속 미립자를 함유하는 하전 입자를 토너로 하여, 전자 사진 방식에 의해 임의의 패턴을 갖는 기초 패턴을 인쇄하고, 이 인쇄된 기초 패턴의 금속 미립자를 도금핵으로 하여 무전해 도금을 행함으로써, 금속 도체층을 형성하는 방법이 개발되어 있다(일본 특개평7-263841호 공보 참조)
그런데, 금속 도체층에는, 요구되는 전기 저항값에 의해 어느 정도의 두께가 필요로 된다. 일반적으로는, 10∼20㎛의 두께가 필요로 된다. 여기서, 무전해 도금에서의 금속의 석출 속도는 1∼2㎛/h 정도로서, 두께 10㎛의 금속 도체 패턴을 무전해 도금에 의해 형성하기 위해서는, 5시간 이상 걸린다. 한편, 전해 도금에서 의 금속의 석출 속도는 1㎛/min 정도이기 때문에, 동일한 두께의 금속 도체층을 전해 도금에 의해 형성하는 경우에는, 10분 정도로 완료된다.
이 때문에, 전해 도금에 의해 금속 도체층을 형성하는 것이 요망되고 있다. 그러나, 전해 도금에 의해 패턴 상에 금속 도체층을 형성하는 경우에는, 모든 패턴에 전류를 공급할 필요가 있지만, 통상의 패턴은 전기 회로로서 사용되므로, 회로 전체는 전기적으로 독립된 패턴의 집합체인 것이 대부분이다. 전해 도금을 석출시키는 패턴간을 도금선으로 전기적으로 접속하여 전류를 공급함으로써 전해 도금 처리는 가능하지만, 10∼20㎛ 정도의 두께로 되는 금속 도체층의 형성 후에, 불필요한 도금선은 제거해야만 한다. 단순한 1층만의 패턴이면 회로의 외주부에 도금선을 인출하여, 최종적으로 주변부를 컷트할 수도 있지만, 특히 다층의 회로 기판의 경우에는, 도금선만을 제거하는 것은 불가능하다.
본 발명의 일 양태에 따르면, 적어도 열경화성 수지와 금속 미립자로 이루어지는 제1 금속 함유 수지 입자와, 적어도 열가소성 수지와 금속 미립자로 이루어지는 제2 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 상기 제1 금속 함유 수지 입자로 이루어지는 제1 기초 패턴과, 상기 제2 금속 함유 수지 입자로 이루어지는 제2 기초 패턴을 기재 상에 형성하는 단계와, 상기 제1과 제2 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와, 상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와, 상기 제2 기초 패턴, 및 상기 제2 기초 패턴 상에 형성되어 있는 제1 및 제2 금속 도체층을 제거하는 단계를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법이 제공된다.
본 발명의 다른 양태에 따르면, 기재 상에, 적어도 제1 수지와 금속 미립자로 이루어지는 제1 금속 함유 수지 입자와, 적어도 상기 기재에 대한 습윤성이 상기 제1 수지보다 상대적으로 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물과 금속 미립자로 이루어지는 제2 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 제1 금속 함유 수지 입자로 이루어지는 제1 기초 패턴과, 제2 금속 함유 수지 입자로 이루어지는 제2 기초 패턴을 형성하는 단계와, 상기 제1과 제2 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와, 상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와, 상기 제2 기초 패턴, 및 상기 제2 기초 패턴 상에 형성되어 있는 제1 및 제2 금속 도체층을 제거하는 단계를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법이 제공된다.
본 발명의 다른 양태에 따르면, 수지에 대한 기재의 도금선 형성 영역의 습윤성이 상기 기재의 회로 형성 영역의 습윤성보다 낮아지도록, 상기 회로 형성 영역 및 상기 도금선 형성 영역의 적어도 한쪽에 표면 처리를 실시하는 단계와, 적어도 상기 수지와 상기 수지에 함유된 금속 미립자로 이루어지는 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 상기 회로 형성 영역 및 도금선 형성 영역 상에 기초 패턴을 형성하는 단계와, 상기 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와, 상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와, 상기 도금선 형성 영역 상에 형성되어 있는 기초 패턴 및 상기 제1 및 제2 금속 도체층을 제거하는 단계를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법이 제공된다.
본 발명의 다른 양태에 따르면, 제1 수지보다 기재에 대한 습윤성이 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물을 사용하여, 상기 기재의 일부에, 박리 패턴을 형성하는 단계와, 적어도 상기 제1 수지와 상기 제1 수지에 함유된 금속 미립자로 이루어지는 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 상기 기재 상에 기초 패턴을 형성하는 단계와, 상기 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와, 상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와, 상기 박리 패턴, 및 상기 박리 패턴 상에 형성되어 있는 기초 패턴 및 상기 제1 및 제2 금속 도체층을 제거하는 단계를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법이 제공된다.
본 발명의 다른 양태에 따르면, 기재 상에 형성되며, 적어도 열경화성 수지와 상기 열경화성 수지에 함유된 금속 미립자로 이루어지는 제1 기초 패턴과, 상기 기재 상에 형성되며, 적어도 열가소성 수지와 상기 열가소성 수지에 함유된 금속 미립자로 이루어지는 제2 기초 패턴과, 상기 제1과 제2 기초 패턴 상에 형성된 제1 금속 도체층과, 상기 제1 금속 도체층 상에 형성된 제2 금속 도체층을 구비하는 것을 특징으로 하는 전자 회로가 제공된다.
본 발명의 다른 양태에 따르면, 기재 상에 형성되며, 적어도 제1 수지와 상기 제1 수지에 함유된 금속 미립자로 이루어지는 제1 기초 패턴과, 상기 기재 상에 형성되며, 상기 제1 수지보다 상기 기재에 대한 습윤성이 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물과, 상기 제2 수지, 혹은 상기 혼합물에 함유된 금속 미립자로 이루어지는 제2 기초 패턴과, 상기 제1과 제2 기초 패턴 상에 형성된 제1 금속 도체층과, 상기 제1 금속 도체층 상에 형성된 제2 금속 도체층을 구비하는 것을 특징으로 하는 전자 회로가 제공된다.
본 발명의 다른 양태에 따르면, 회로 형성 영역과, 수지에 대한 습윤성이 상기 회로 형성 영역보다 낮은 도금선 형성 영역을 갖는 기재와, 상기 기재의 회로 형성 영역 및 도금선 형성 영역 상에 형성되며, 적어도 상기 수지와 상기 수지에 함유된 금속 미립자로 이루어지는 기초 패턴과, 상기 기초 패턴 상에 형성된 제1 금속 도체층과, 상기 제1 금속 도체층 상에 형성된 제2 금속 도체층을 구비하는 것을 특징으로 하는 전자 회로가 제공된다.
본 발명의 다른 양태에 따르면, 기재에 대한 습윤성이 제1 수지보다 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물로 이루어지는 박리 패턴과, 상기 기재 상에 형성되며, 상기 제1 수지와 상기 제1 수지에 함유된 금속 미립자로 이루어지는 기초 패턴과, 상기 기초 패턴 상에 형성된 제1 금속 도체층과, 상기 제1 금속 도체층 상에 형성된 제2 금속 도체층을 구비하는 것을 특징으로 하는 전자 회로가 제공된다.
(제1 실시예)
이하, 실시예에 대하여 설명한다. 도 1은 본 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트이고, 도 2a∼도 5b는 본 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도이며, 도 6a 및 도 6b는 본 실시예에 따른 금속 함유 수지 입자의 모식적인 도면이다.
우선, 도 1, 도 2a 및 도 2b에 도시한 바와 같이 기재(1) 상에, 금속 함유 수지 입자(2A)를 토너로 하여, 회로용 기초 패턴(2)(제1 기초 패턴)을 전자 사진 방식을 이용한 인쇄에 의해 형성하고, 또한 기재(1) 상에, 금속 함유 수지 입자(3A)를 토너로 하여, 도금선용 기초 패턴(3)(제2 기초 패턴)을 전자 사진 방식을 이용한 인쇄에 의해 형성한다(단계 1A). 여기서, 전자 사진 방식이란, 감광체 표면에 정전 잠상을 형성하고, 이 정전 잠상을 토너로 가시화하는 방식이다. 회로용 기초 패턴(2)의 형성과 도금선용 기초 패턴(3)의 형성은 동시이어도 되고, 또한 반대로 도금선용 기초 패턴(3)을 형성한 후에 회로용 기초 패턴(2)을 형성해도 된다.
회로용 기초 패턴(2)과 도금선용 기초 패턴(3)은, 도 2a에 도시한 바와 같이 회로용 기초 패턴(2)과 도금선용 기초 패턴(3)의 경계부가 잘록해지도록 형성되는 것이 바람직하다. 경계부가 잘록해지도록 형성함으로써, 도금선용 기초 패턴(3) 및 도금선용 기초 패턴(3) 상에 형성되는 금속 도체층(4, 5)을 떼어낼 때에, 금속 도체층(4, 5)의 경계부에 응력이 집중되어, 금속 도체층(4, 5)이 경계부에서 파단되기 쉽게 할 수 있다. 즉, 도금선용 기초 패턴(3) 상에 형성되는 후술하는 금속 도체층(4, 5)만이 박리되기 쉬워진다.
금속 함유 수지 입자(2A)는, 도 6a에 도시한 바와 같이 열경화성 수지(2B)와 열경화성 수지(2B)에 함유된 금속 미립자(2C)로 구성되어 있다. 열경화성 수지(2B)로서는, 상온에서 고체인 B 스테이지의 열경화성 수지를 들 수 있다. B 스테이지란, 열경화성 수지의 적어도 일부는 경화하지 않고, 소정의 열을 가하면 그 경화되어 있지 않은 부분이 용융되는 상태를 말한다. B 스테이지의 열경화성 수지로서는, 에폭시 수지, 폴리이미드 수지, 페놀 수지, 비스말레이미드 수지, 시아네이트에스테르 수지, 비스말레이미드-트리아진 수지, 벤지시클로부텐 수지, 폴리이미드 수지, 폴리벤조옥사졸 수지, 부타디엔 수지, 실리콘 수지, 폴리카르보지이미드 수지, 폴리우레탄 수지 등을 사용할 수 있으며, 필요에 따라 대전 제어제를 첨가해도 된다.
금속 미립자(2C)는, 입경이 0.05∼3㎛ 이하이고, 15∼70중량%의 비율로 함유되어 있는 것이 바람직하다. 금속 미립자(2C)의 보다 바람직한 함유율은, 30∼60중량%이다. 금속 미립자(2C)로서는, Pt, Pd, Cu, Au, Ni, Ag로 이루어지는 군으로부터 선택되는 적어도 1종의 금속 미립자를 이용하는 것이 바람직하다. 이들 금속 미립자는, 후술하는 무전해 도금의 핵으로 되어, 도금 반응의 진행에 대하여 촉매로서 작용한다. 이들 중에서도, 특히 Pd 또는 Cu의 사용이 바람직하다.
금속 함유 수지 입자(3A)는, 도 6b에 도시한 바와 같이 열가소성 수지(3B)와 열가소성 수지(3B)에 함유된 금속 미립자(3C)로 구성되어 있다. 열가소성 수지(3B)로서는, 예를 들면, 스틸렌계 중합체, 스틸렌-부타디엔 공중합체, 스틸렌-아크릴로니트릴 공중합체, 스틸렌-말레산 공중합체, 아크릴계 중합체, 스틸렌-아크릴계 공중합체, 폴리에틸렌, 에틸렌-아세트산비닐 공중합체, 염소화폴리에틸렌, 폴리염 화비닐, 폴리프로필렌, 염화비닐-아세트산비닐 공중합체, 폴리에스테르, 알키드 수지, 폴리아미드, 폴리우레탄, 폴리카보네이트, 폴리아릴레이트, 폴리술폰, 디알릴프탈레이트 수지, 케톤 수지, 폴리비닐브티랄 수지, 폴리에테르 수지 등을 들 수 있다. 또한, 금속 미립자(3C)로서는, 금속 미립자(2C)와 마찬가지의 것을 사용할 수 있다.
다음으로 기재(1) 상에 무전해 도금액을 공급하여, 무전해 도금에 의해 회로용 기초 패턴(2) 및 도금선용 기초 패턴(3)에 각각 포함되는 금속 미립자(2C, 3C)를 핵으로 하여, 도 3a 및 도 3b에 도시한 바와 같이 회로용 기초 패턴(2) 및 도금선용 기초 패턴(3) 상에 금속 도체층(4)(제1 금속 도체층)을 형성한다(단계 2A).
회로용 기초 패턴(2) 및 도금선용 기초 패턴(3) 상에 금속 도체층(4)을 형성한 후, 기재(1) 상에 전해 도금액을 공급함과 함께 회로용 기초 패턴(2) 및 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4)으로부터 전류를 공급하여, 도 4a 및 도 4b에 도시한 바와 같이 금속 도체층(4) 상에 전해 도금에 의해 금속 도체층(5)(제2 금속 도체층)을 형성한다(단계 3A).
금속 도체층(4) 상에 금속 도체층(5)을 형성한 후, 기재(1) 전면에 내열성이 있는 점착 테이프 등을 접착하여 기재(1)를 가열하고, 열가소성 수지(3B)가 용융하면 바로 점착 테이프를 떼어낸다. 이에 의해, 도 5a 및 도 5b에 도시한 바와 같이 도금선용 기초 패턴(3)과, 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4, 5)을 제거한다(단계 4A). 이 경우, 용융한 열가소성 수지(3B)의 일부가 기재(1) 상에 남는 경우도 있지만, 이것은 전기적인 도통성을 갖지 않기 때문에 회로로서의 기능에 영향을 미치지 않는다.
본 실시예에서는, 열경화성 수지(2B)를 포함한 금속 함유 수지 입자(2A)를 사용하여 회로용 기초 패턴(2)을 형성하고, 또한 열가소성 수지(3B)를 포함한 금속 함유 수지 입자(3A)를 사용하여 도금선용 기초 패턴(3)을 형성하고 있다. 기재(1)가 가열되면, 회로용 기초 패턴(2) 상에 있는 금속 도체층(4)은 회로용 기초 패턴(2)에 포함되는 열경화성 수지(2B)에 의해 기재(1) 상에 접착되는 데 대하여, 도금선용 기초 패턴(3)에 포함되는 열가소성 수지(3B)는 용융하기 때문에, 도금선용 기초 패턴(3) 상의 금속 도체층마다 용이하게 떼어낼 수 있다. 그 때문에, 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4, 5)을 용이하게 제거할 수 있어, 보다 제조 기간을 단축할 수 있다. 또한 열가소성 수지(3B)가 아세톤 등의 용제에 가용인 경우에는, 떼어낸 후의 잔사 등도, 용제에 의해 세정할 수 있다.
본 실시예에서는, 무전해 도금에 의해 금속 도체층(4)을 형성하고, 그 후 전해 도금에 의해 금속 도체층(5)을 형성하고 있기 때문에, 무전해 도금에 의해서만 금속 도체층을 형성하는 것보다 금속 도체층의 형성 시간을 단축시킬 수 있다.
본 실시예에서는, 최종 공정에서 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4, 5)을 제거하고 있지만, 예를 들면, 도금선용 기초 패턴(3)에 회로 기판의 전기 특성적인 결과물 시험용의 인출선으로서의 기능을 갖게 한 경우, 도금선용 기초 패턴(3) 상에 금속 도체층(4, 5)이 존재하고 있는 상태에서, 회로 기판의 시험 등의 용도에 사용하는 것도 가능하기 때문에, 이것을 제거하기 전의 단계에서, 제품으로서 제공할 수도 있다.
(제2 실시예)
이하, 제2 실시예에 대하여 설명한다. 본 실시예에서는, 도금선용 기초 패턴을 형성하는 금속 함유 수지 입자의 구성 성분으로서, 회로용 기초 패턴을 형성하는 금속 함유 수지 입자의 수지보다 기재에 대한 습윤성이 낮은 수지, 혹은 수지와 유지류 등의 혼합물을 사용한 예에 대하여 설명한다. 도 7은 본 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트이고, 도 8a 및 도 8b는 본 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도이며, 도 9a 및 도 9b는 본 실시예에 따른 금속 함유 수지 입자의 모식적인 도면이다.
우선, 도 7, 도 8a 및 도 8b에 도시한 바와 같이 기재(1) 상에 금속 함유 수지 입자(2D)를 토너로 하여, 회로용 기초 패턴(2)을 전자 사진 방식을 이용한 인쇄에 의해 형성하고, 또한 기재(1) 상에, 금속 함유 수지 입자(3D)를 토너로 하여, 도금선용 기초 패턴(3)(제2 기초 패턴)을 전자 사진 방식을 이용한 인쇄에 의해 형성한다(단계 1B). 회로용 기초 패턴(2)의 형성과 도금선용 기초 패턴(3)의 형성은 동시이어도, 또한 반대로 도금선용 기초 패턴(3)을 형성한 후에 회로용 기초 패턴(2)을 형성해도 된다.
금속 함유 수지 입자(2D)는, 도 9a에 도시한 바와 같이 기재(1)에 대하여 습윤성이 양호한 수지(2E)(제1 수지)와 수지(2E)에 함유된 금속 미립자(2C)로 구성되어 있다. 수지(2D)로서는, 기재(1)가 수지로 구성되어 있는 경우에는, 기재(1)를 구성하고 있는 수지와 동 계통의 수지 등을 들 수 있다. 구체적으로는, 예를 들면 기재(1)가 에폭시 수지 등으로 구성되어 있는 경우에는, 수지(2D)로서 에폭시 수지 등을 사용할 수 있다.
금속 함유 수지 입자(3D)는, 도 9b에 도시한 바와 같이 수지(2E)보다 기재(1)에 대한 습윤성이 낮은 수지(제2 수지), 혹은, 수지와 수지류와 상용성이 낮은 지방산 등의 유지류의 혼합물(3E)과, 수지 혹은 혼합물(3E)에 함유된 금속 미립자(3C)로 구성되어 있다. 기재(1)가 에폭시 수지 등이고, 또한 수지(2E)가 에폭시 수지 등인 경우에는, 수지, 혹은 혼합물(3E)로서 지방산 등의 유지류를 사용할 수 있다.
기재(1) 상에 무전해 도금액을 공급하여, 무전해 도금에 의해 회로용 기초 패턴(2) 및 도금선용 기초 패턴(3) 상에 금속 도체층(4)을 형성한다(단계 2B).
회로용 기초 패턴(2) 및 도금선용 기초 패턴(3) 상에 금속 도체층(4)을 형성한 후, 기재(1) 상에 전해 도금액을 공급함과 함께 회로용 기초 패턴(2) 및 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4)의 부분으로부터 전류를 공급하여, 금속 도체층(4) 상에 전해 도금에 의해 금속 도체층(5)을 형성한다(단계 3B).
금속 도체층(4) 상에 금속 도체층(5)을 형성한 후, 기재(1)를 초음파 세정하여, 도금선용 기초 패턴(3)과, 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4, 5)을 제거한다(단계 4B).
본 실시예에서는, 수지(2E)보다 기재(1)에 대한 습윤성이 낮은 수지 혹은 혼합물(3E)을 사용하여 도금선용 기초 패턴(3)을 형성하고 있기 때문에, 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4, 5)을 용이하게 제거할 수 있다. 즉, 금 속 도체층(5)을 형성한 후에 기재(1)에 대하여 초음파 세정 등에 의해 응력을 가하면, 습윤성이 낮은 도금선용 기초 패턴(3)이 기재(1)로부터 박리된다. 이에 의해, 도금선용 기초 패턴(3) 상의 금속 도체층(4, 5)도 또한, 기재(1)로부터 용이하게 제거할 수 있다.
(제3 실시예)
이하, 제3 실시예에 대하여 설명한다. 본 실시예에서는, 기재의 회로 형성 영역에 조면화 처리를 실시함과 함께 기재의 도금선 형성 영역을 금속 함유 수지 입자의 합성 수지에 대한 습윤성이 낮은 수지, 혹은 수지와 유지류 등의 혼합물로 코트한 예에 대하여 설명한다. 도 10은 본 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트이고, 도 11a∼도 12b는 본 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도이며, 도 13은 본 실시예에 따른 금속 함유 수지 입자의 모식적인 도면이다.
우선, 도 10, 도 11a 및 도 11b에 도시한 바와 같이 기재(1)의 반도체 소자 탑재 영역(1A)의 주위에 존재하고 있는 회로 형성 영역(1B)에 후술하는 수지(7B) 에 대한 습윤성이 향상되도록 조면화 처리(표면 처리)를 실시하고, 또한 기재(1)의 도금선 형성 영역(1C)을 수지(7B)에 대한 습윤성이 저하되도록 수지(7B)에 대하여 습윤성이 낮은 수지, 혹은, 수지와 수지류와 상용성이 낮은 지방산 등의 유지류의 혼합물(6)로 코트(표면 처리)한다(단계 1C). 조면화 처리와 혼합물(6)의 코트는 동시이어도 되고, 또한 반대로 혼합물(6)로 도금선 형성 영역(1C)을 코트한 후에 회로 형성 영역(1B)에 조면화 처리를 실시해도 된다. 혼합물(6)은 이것을 토너로 하여 전자 사진 방식에 의해 인쇄하여, 패턴을 형성할 수도 있다.
조면화 처리로서는, 플라즈마 처리나 에칭 처리 등을 들 수 있다. 여기서, 조면화 처리가 실시된 회로 형성 영역(1B)의 표면 거칠기 Ra(Ra : JIS B O601-1994에 의해 정의된 표면 거칠기)는, 밀착성의 면으로부터 Ra≤0.15㎛로 되는 것이 바람직하다. 또한, 혼합물(6)로서는, 예를 들면, 수지(7B)와 불소계 수지, 지방산 등의 유지류의 혼합물을 들 수 있다.
다음으로, 도 12a 및 도 12b에 도시한 바와 같이 기재(1)의 회로 형성 영역(1B) 및 도금선 형성 영역(1C) 상에, 금속 함유 수지 입자(7A)를 토너로 하여, 기초 패턴(7)을 전자 사진 방식을 이용한 인쇄에 의해 형성한다(단계 3C).
금속 함유 수지 입자(7A)는, 도 13에 도시한 바와 같이 수지(7B)와 수지(7B)에 함유된 금속 미립자(7C)로 구성되어 있다. 본 실시예에서는, 수지(7B)로서 열경화성 수지가 사용되고 있다.
기재(1) 상에 무전해 도금액을 공급하여, 무전해 도금에 의해 기초 패턴(7) 상에 금속 도체층(4)을 형성한다(단계 4C).
기초 패턴(7) 상에 금속 도체층(4)을 형성한 후, 기재(1) 상에 전해 도금액을 공급함과 함께 기초 패턴(7) 상에 존재하는 금속 도체층(4)으로부터 전류를 공급하여, 금속 도체층(4) 상에 전해 도금에 의해 금속 도체층(5)을 형성한다(단계 5C).
금속 도체층(4) 상에 금속 도체층(5)을 형성한 후, 기재(1)를 초음파 세정하여, 도금선 형성 영역(1C) 상에 존재하는 기초 패턴(7) 및 금속 도체층(4, 5)을 제 거한다(단계 6C).
본 실시예에서는, 회로용 형성 영역(1B)에 조면화 처리를 실시하고 있음과 함께, 도금선 형성 영역(1C) 상에 수지(7B)에 대한 습윤성이 낮은 수지 혹은 혼합물(6)을 코트하고 있기 때문에, 도금선 형성 영역(1C) 상에 존재하는 금속 도체층(4, 5)을 용이하게 제거할 수 있다. 즉, 금속 도체층(5)을 형성한 후에 기재(1)에 대하여 초음파 세정 등에 의해 응력을 가하면, 기초 패턴(7)이 기재(1)로부터 박리된다. 이에 의해, 도금선 형성 영역(1C) 상에 존재하고 있는 금속 도체층(4, 5)도 또한, 기재(1)로부터 용이하게 제거할 수 있다.
(실험예1)
이하, 실험예1에 대하여 설명한다. 본 실험예에서는, 회로 형성 영역 상에 존재하는 금속 도체층을 남기면서, 도금선 형성 영역 상에 존재하는 금속 도체층을 제거 가능한지의 여부를 조사하였다.
본 실험예에서는, 상기 제3 실시예와 거의 마찬가지의 수순에 의해 전자 회로가 제조된 것을 사용하였다. 즉, 기재의 회로 형성 영역 상에 조면화 처리를 실시함과 함께 기재의 도금선 형성 영역을 수지와, 수지류와 상용성이 낮은 지방산 등의 유지류의 혼합물로 코트하고, 계속해서 회로 형성 영역 및 도금선 형성 영역 상에 기초 패턴을 형성하고, 그 후 기초 패턴 상에 약 1시간 정도 무전해 도금을 실시하여, 기초 패턴 상에 2㎛ 금속 도체층을 형성하며, 또한 금속 도체층 상에 금속 도체층과 대향 전극 사이의 전류 밀도가 1A/d㎡의 상태로 약 20분 전해 도금을 실시하여, 금속 도체층 상에 두께 약 15㎛의 금속 도체층을 형성한 것을 사용하였 다. 이러한 전자 회로를 기재마다 순수에 침지하여, 200W에서 20분간 초음파를 인가하고, 그 때의 회로 형성 영역 및 도금선 형성 영역 상에 존재하는 금속 도체층의 박리를 조사하였다.
이하, 결과에 대하여 설명한다. 회로 형성 영역 상에 존재하는 금속 도체층은 박리되어 있지 않았다. 한편, 도금선 형성 영역 상에 존재하는 금속 도체층은 다소 잔류하고 있지만, 거의 박리되어 있었다. 또한, 도금선 형성 영역 상에 잔류하고 있는 금속 도체층은, 점착 테이프에 의해 완전하게 떼어낼 수 있었다. 이 결과로부터, 상기 제조 방법에 의해, 회로 형성 영역 상에 존재하는 금속 도체층을 남기면서, 도금선 형성 영역 상에 존재하는 금속 도체층을 제거할 수 있는 것이 확인되었다.
(제4 실시예)
이하, 제4 실시예에 대하여 설명한다. 본 실시예에서는, 기재의 적어도 일부에 기재에 대한 습윤성이 금속 함유 수지 입자의 수지보다 낮은 수지, 혹은 수지와 유지류 등의 혼합물로 박리 패턴을 형성한 예에 대하여 설명한다. 도 14는 본 실시예에 따른 전자 회로의 제조 공정의 흐름을 도시한 플로우차트이고, 도 15a 및 도 15b는 본 실시예에 따른 전자 회로의 제조 상태를 모식적으로 도시한 평면도 및 수직 단면도이고, 도 16은 본 실시예에 따른 수지 입자의 모식적인 도면이다.
우선, 도 14∼도 16에 도시한 바와 같이 기재(1)의 적어도 일부에, 수지 입자(8A)를 토너로 하여, 박리 패턴(8)을 전자 사진 방식을 이용한 인쇄에 의해 형성한다(단계 1D).
수지 입자(8A)는, 기재(1)에 대한 습윤성이 수지(7B)(제1 수지)보다 낮은 수지(제2 수지), 혹은 수지와 유지류 등의 혼합물로 구성되어 있다. 예를 들면, 기재(1)가 열경화성 수지나 친수기가 많은 수지로 형성되며, 수지(7B)가 열경화성 수지인 경우에는, 수지 입자(8A)로서는 아크릴계 등, 용제에 가용의 열가소성 수지 등을 사용할 수 있다.
다음으로, 도 15a 및 도 15b에 도시한 바와 같이 기재(1) 상에, 금속 함유 수지 입자를 토너로 하여, 기초 패턴(7)을 전자 사진 방식을 이용한 인쇄에 의해 형성한다(단계 2D).
기재(1) 상에 무전해 도금액을 공급하여, 무전해 도금에 의해 기초 패턴(7) 상에 금속 도체층(4)을 형성한다(단계 3D).
기초 패턴(7) 상에 금속 도체층(4)을 형성한 후, 기재(1) 상에 전해 도금액을 공급함과 함께 기초 패턴(7) 상에 존재하는 금속 도체층(4)으로부터 전류를 공급하여, 금속 도체층(4) 상에 전해 도금에 의해 금속 도체층(5)을 형성한다(단계 4D).
금속 도체층(4) 상에 금속 도체층(5)을 형성한 후, 아세톤 등의 용제에 의해 박리 패턴(8)을 에칭하여, 박리 패턴(8), 및 박리 패턴(8) 상에 존재하고 있는 기초 패턴(7) 및 금속 도체층(4, 5)을 제거한다(단계 5D).
본 실시예에서는, 기재(1)의 적어도 일부에 기재(1)에 대한 습윤성이 수지(7B)보다 낮은 수지 입자(8A)를 사용하여 박리 패턴(8)을 형성하고 있기 때문에, 박리 패턴(8) 상에 존재하는 금속 도체 패턴(4, 5)을 용이하게 제거할 수 있다. 즉, 금속 도체층(4, 5)을 형성한 후에 박리 패턴(8)을 에칭하면, 박리 패턴(8), 및 박리 패턴(8) 상에 존재하고 있는 기초 패턴(7)이 기재(1)로부터 박리된다. 이에 의해, 기초 패턴(7) 상의 금속 도체층(4, 5)도 또한, 기재(1)로부터 용이하게 제거할 수 있다.
(실험예2)
이하, 실험예2에 대하여 설명한다. 본 실험예에서는, 박리 패턴 상에 존재하고 있는 금속 도체층을 제거 가능한지의 여부를 조사하였다.
본 실험예에서는, 상기 제4 실시예와 거의 마찬가지의 수순에 의해 전자 회로가 제조된 것을 사용하였다. 즉, 기재의 적어도 일부에 박리 패턴을 형성하고, 계속해서 기재 상에 기초 패턴을 형성하며, 그 후 기초 패턴 상에 약 1시간 정도 무전해 도금을 실시하여, 기초 패턴 상에 2㎛ 금속 도체층을 형성하고, 또한 금속 도체층 상에 금속 도체층과 대향 전극 사이의 전류 밀도가 1A/d㎡의 상태로 약 20분 전해 도금을 실시하여, 금속 도체층 상에 두께 약 15㎛의 금속 도체층을 형성한 것을 사용하였다. 이러한 금속 도체층 등이 형성된 기재의 박리 패턴을 아세톤에 의해 에칭하고, 그 때의 금속 도체층의 박리를 조사하였다.
이하, 결과에 대하여 설명한다. 박리 패턴 상에 존재하는 금속 도체층은 다소 잔류하고 있지만, 거의 박리되어 있었다. 또한, 잔류하고 있는 금속 도체층은, 기재 전체에 평판을 눌러, 금속 도체층을 깨뜨림과 함께, 기재 표면을 세정함으로써 완전하게 박리할 수 있었다. 이 결과로부터, 박리 패턴 상에 존재하고 있는 금속 도체층을 용이하게 제거할 수 있는 것이 확인되었다.
(제5 실시예)
이하, 제5 실시예에 대하여 설명한다. 본 실시예에서는, (1) 제1 혹은 제2 실시예와 제3 실시예를 조합한 예, (2) 제1 혹은 제2 실시예와 제4 실시예를 조합한 예에 대하여 설명한다.
(1) 제1 혹은 제2 실시예와 제3 실시예를 조합한 예
우선, 수지(7B)에 대한 습윤성이 향상되도록 기재(1)의 회로 형성 영역(1B)에 조면화 처리를 실시하고, 또한 기재(1)의 도금선 형성 영역(1C)을 수지, 혹은, 수지와 수지류와 상용성이 낮은 지방산 등의 유지류의 혼합물(6)로 코트한다. 계속해서, 기재(1) 상에 회로용 기초 패턴(2) 및 도금선용 기초 패턴(3)을 전자 사진 방식을 이용한 인쇄에 의해 형성한다. 그 후, 금속 도체층(4, 5)을 형성한 후, 도금선용 기초 패턴(3), 및 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4, 5)을 제거한다.
(2) 제1 혹은 제2 실시예와 제4 실시예를 조합한 예
우선, 기재(1)의 적어도 일부에 박리 패턴(8)을 형성한다. 계속해서, 기재(1) 상에 회로용 기초 패턴(2) 및 도금선용 기초 패턴(3)을 전자 사진 방식을 이용한 인쇄에 의해 형성한다. 그 후, 금속 도체층(4, 5)을 형성한 후, 박리 패턴(8), 도금선용 기초 패턴(3), 및 도금선용 기초 패턴(3) 상에 존재하는 금속 도체층(4, 5)을 제거한다.
또한, 본 발명은 상기 실시예의 기재 내용에 한정되는 것이 아니라, 구조나 재질, 각 부재의 배치 등은, 본 발명의 요지를 일탈하지 않는 범위에서 적절하게 변경 가능하다. 제3 실시예에서는, 회로 형성 영역(1B)에 조면화 처리를 실시하고 있지만, 도금선 형성 영역(1C)에 혼합물(6)을 코트하고 있으면, 회로 형성 영역(1B)에 조면화 처리를 실시하지 않아도 된다. 또한 반대로 도금선용 형성 영역(1C)에 혼합물(6)을 코트하고 있지만, 회로 형성 영역(1B)에 조면화 처리를 실시하고 있으면, 도금선 형성 영역(1C)에 혼합물(6)을 코트하지 않아도 된다.
본 발명에 따르면, 금속 도체층의 형성 후에, 불필요한 도금선만을 제거할 수 있다.

Claims (8)

  1. 적어도 열경화성 수지와 금속 미립자로 이루어지는 제1 금속 함유 수지 입자와, 적어도 열가소성 수지와 금속 미립자로 이루어지는 제2 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 상기 제1 금속 함유 수지 입자로 이루어지는 제1 기초 패턴과, 상기 제2 금속 함유 수지 입자로 이루어지는 제2 기초 패턴을 기재 상에 형성하는 단계와,
    상기 제1과 제2 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와,
    상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와,
    상기 제2 기초 패턴, 및 상기 제2 기초 패턴 상에 형성되어 있는 제1 및 제2 금속 도체층을 제거하는 단계
    를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법.
  2. 기재 상에, 적어도 제1 수지와 금속 미립자로 이루어지는 제1 금속 함유 수지 입자와, 적어도 상기 기재에 대한 습윤성이 상기 제1 수지보다 상대적으로 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물과 금속 미립자로 이루어지는 제2 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 제1 금속 함유 수지 입자로 이루어지는 제1 기초 패턴과, 제2 금속 함유 수지 입자로 이루어지는 제2 기초 패턴을 형성하는 단계와,
    상기 제1과 제2 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와,
    상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와,
    상기 제2 기초 패턴, 및 상기 제2 기초 패턴 상에 형성되어 있는 제1 및 제2 금속 도체층을 제거하는 단계
    를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법.
  3. 수지에 대한 기재의 도금선 형성 영역의 습윤성이 상기 기재의 회로 형성 영역의 습윤성보다 낮아지도록, 상기 회로 형성 영역 및 상기 도금선 형성 영역의 적어도 한쪽에 표면 처리를 실시하는 단계와,
    적어도 상기 수지와 상기 수지에 함유된 금속 미립자로 이루어지는 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 상기 회로 형성 영역 및 도금선 형성 영역 상에 기초 패턴을 형성하는 단계와,
    상기 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와,
    상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와,
    상기 도금선 형성 영역 상에 형성되어 있는 기초 패턴 및 상기 제1 및 제2 금속 도체층을 제거하는 단계
    를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법.
  4. 제1 수지보다 기재에 대한 습윤성이 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물을 사용하여, 상기 기재의 일부에, 박리 패턴을 형성하는 단계와,
    적어도 상기 제1 수지와 상기 제1 수지에 함유된 금속 미립자로 이루어지는 금속 함유 수지 입자를, 전자 사진 방식에 의해 인쇄함으로써, 상기 기재 상에 기초 패턴을 형성하는 단계와,
    상기 기초 패턴 상에 제1 금속 도체층을 형성하는 단계와,
    상기 제1 금속 도체층에 전류를 공급하여, 상기 제1 금속 도체층 상에 전해 도금에 의해 제2 금속 도체층을 형성하는 단계와,
    상기 박리 패턴, 및 상기 박리 패턴 상에 형성되어 있는 기초 패턴 및 상기 제1 및 제2 금속 도체층을 제거하는 단계
    를 구비하는 것을 특징으로 하는 전자 회로의 제조 방법.
  5. 기재 상에 형성되며, 적어도 열경화성 수지와 상기 열경화성 수지에 함유된 금속 미립자로 이루어지는 제1 기초 패턴과,
    상기 기재 상에 형성되며, 적어도 열가소성 수지와 상기 열가소성 수지에 함유된 금속 미립자로 이루어지는 제2 기초 패턴과,
    상기 제1과 제2 기초 패턴 상에 형성된 제1 금속 도체층과,
    상기 제1 금속 도체층 상에 형성된 제2 금속 도체층
    을 구비하는 것을 특징으로 하는 전자 회로.
  6. 기재 상에 형성되며, 적어도 제1 수지와 상기 제1 수지에 함유된 금속 미립자로 이루어지는 제1 기초 패턴과,
    상기 기재 상에 형성되며, 상기 제1 수지보다 상기 기재에 대한 습윤성이 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물과, 상기 제2 수지, 혹은 상기 혼합물에 함유된 금속 미립자로 이루어지는 제2 기초 패턴과,
    상기 제1과 제2 기초 패턴 상에 형성된 제1 금속 도체층과,
    상기 제1 금속 도체층 상에 형성된 제2 금속 도체층
    을 구비하는 것을 특징으로 하는 전자 회로.
  7. 회로 형성 영역과, 수지에 대한 습윤성이 상기 회로 형성 영역보다 낮은 도금선 형성 영역을 갖는 기재와,
    상기 기재의 회로 형성 영역 및 도금선 형성 영역 상에 형성되며, 적어도 상기 수지와 상기 수지에 함유된 금속 미립자로 이루어지는 기초 패턴과,
    상기 기초 패턴 상에 형성된 제1 금속 도체층과,
    상기 제1 금속 도체층 상에 형성된 제2 금속 도체층
    을 구비하는 것을 특징으로 하는 전자 회로.
  8. 기재에 대한 습윤성이 제1 수지보다 낮은 제2 수지, 혹은 수지와 유지류를 포함하는 혼합물로 이루어지는 박리 패턴과,
    상기 기재 상에 형성되며, 상기 제1 수지와 상기 제1 수지에 함유된 금속 미 립자로 이루어지는 기초 패턴과,
    상기 기초 패턴 상에 형성된 제1 금속 도체층과,
    상기 제1 금속 도체층 상에 형성된 제2 금속 도체층
    을 구비하는 것을 특징으로 하는 전자 회로.
KR1020050030303A 2004-04-13 2005-04-12 전자 회로의 제조 방법 및 전자 회로 KR100633818B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004118122A JP4488784B2 (ja) 2004-04-13 2004-04-13 電子回路の製造方法および電子回路
JPJP-P-2004-00118122 2004-04-13

Publications (2)

Publication Number Publication Date
KR20060045616A KR20060045616A (ko) 2006-05-17
KR100633818B1 true KR100633818B1 (ko) 2006-10-13

Family

ID=35059746

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050030303A KR100633818B1 (ko) 2004-04-13 2005-04-12 전자 회로의 제조 방법 및 전자 회로

Country Status (4)

Country Link
US (1) US7067398B2 (ko)
JP (1) JP4488784B2 (ko)
KR (1) KR100633818B1 (ko)
TW (1) TWI275329B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10066299B2 (en) * 2013-02-24 2018-09-04 Rohm And Haas Electronic Materials Llc Plating catalyst and method
TWI622642B (zh) * 2014-02-24 2018-05-01 羅門哈斯電子材料有限公司 鍍覆催化劑及方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56129394A (en) * 1980-03-14 1981-10-09 Dainippon Screen Mfg Method of producing through hole of printed board
JPS59166980A (ja) 1982-11-29 1984-09-20 Konishiroku Photo Ind Co Ltd 静電画像記録装置
JPS60102794A (ja) 1983-11-09 1985-06-06 ブラザー工業株式会社 回路基板の製造方法
US4588617A (en) 1984-09-17 1986-05-13 Toray Industries, Inc. Process for producing cured epoxy resin spherical particles
IT1184408B (it) 1985-04-09 1987-10-28 Telettra Lab Telefon Processo per la fabbricazione di piastre e circuiti stampati,e prodotti relativi
JPH07263841A (ja) 1994-03-18 1995-10-13 Toshiba Corp 配線基板
JPH0856077A (ja) 1994-08-12 1996-02-27 Mitsubishi Paper Mills Ltd 多層プリント配線板の製造方法
JP3505993B2 (ja) 1998-03-03 2004-03-15 株式会社村田製作所 回路形成用荷電性粉末及びそれを用いた多層配線基板
US6440625B1 (en) 1999-01-31 2002-08-27 Elfotek Ltd. Method of electrostatic recording on a cylindrical photoreceptor with dielectric coating and an electrophotographic duplicating apparatus
US6348295B1 (en) * 1999-03-26 2002-02-19 Massachusetts Institute Of Technology Methods for manufacturing electronic and electromechanical elements and devices by thin-film deposition and imaging
JP2001155487A (ja) * 1999-11-30 2001-06-08 Mitsubishi Electric Corp 半導体集積回路および半導体集積回路システム
US6524758B2 (en) 1999-12-20 2003-02-25 Electrox Corporation Method of manufacture of printed wiring boards and flexible circuitry
JP4543490B2 (ja) 2000-03-29 2010-09-15 株式会社村田製作所 回路パターン形成方法及びそれによって形成された配線基板
JP2002343235A (ja) * 2001-05-14 2002-11-29 Idemitsu Kosan Co Ltd プラズマディスプレイパネル、プラズマディスプレイパネル用背面基板及び前面基板、及びプラズマディスプレイパネル配線用被覆金属粒子
JP2004048030A (ja) 2002-07-15 2004-02-12 Toshiba Corp 電子回路の製造方法および電子回路の製造装置
KR20050032114A (ko) * 2002-08-06 2005-04-06 아베시아 리미티드 유기 전기 소자
JP2005050992A (ja) 2003-07-28 2005-02-24 Toshiba Corp 配線基板および多層配線基板
US20050227158A1 (en) * 2004-04-07 2005-10-13 Kabushiki Kaisha Toshiba Toner for producing wiring board and method of producing wiring board using thereof

Also Published As

Publication number Publication date
JP2005303072A (ja) 2005-10-27
TW200539760A (en) 2005-12-01
KR20060045616A (ko) 2006-05-17
TWI275329B (en) 2007-03-01
JP4488784B2 (ja) 2010-06-23
US7067398B2 (en) 2006-06-27
US20050224931A1 (en) 2005-10-13

Similar Documents

Publication Publication Date Title
EP0152634B1 (en) Method for manufacture of printed wiring board
JP4741616B2 (ja) フォトレジスト積層基板の形成方法
CN101123852A (zh) 电路基板及其制造方法
JP2007165816A (ja) プリント配線基板、その製造方法およびその使用方法
TW200950634A (en) Method of producing circuit board by additive method, and circuit board and multilayer circuit board obtained by the method
US9082825B2 (en) Manufacturing method for semiconductor package, semiconductor package, and semiconductor device
JP2019143247A (ja) キャリア付銅箔、プリント配線板、銅張積層板、電子機器、キャリア付銅箔の製造方法、及び、プリント配線板の製造方法
JP2007103440A (ja) 配線基板の製造方法および配線基板
US7469941B2 (en) Method of producing a wiring board
TW200939927A (en) Wiring substrate and its manufacturing process
WO2018211733A1 (ja) プリント配線板及びその製造方法
TW201247072A (en) Method of manufacturing multilayer wiring substrate
KR100633818B1 (ko) 전자 회로의 제조 방법 및 전자 회로
TWI232711B (en) Method for the manufacture of printed circuit boards with integral plated resistors
TW200521171A (en) Resin particles and resin layer containing metal micro particles, its forming method and circuit base board
JP4137279B2 (ja) プリント配線板及びその製造方法
JP4480111B2 (ja) 配線形成方法および配線部材
JP2001111201A (ja) 配線板の製造方法およびそれを用いて製造された配線板
KR20090048358A (ko) 배선 기판, 회로 기판, 이것들의 제조 방법
KR20090071494A (ko) 프린트 배선 기판의 제조 방법
JP2005166910A (ja) プリント配線板およびその製造方法
JPH11266069A (ja) 転写用部材の製造方法及び転写用部材
JPH10294548A (ja) プリント配線板の製造方法およびそれを用いたプリント配線板
JP2000114693A (ja) 配線板の製造法
JPS6138638B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131002

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160901

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 14