KR100633770B1 - 공통모드 피드백 회로를 구비한 아이피투 교정회로 및아이피투 교정방법 - Google Patents

공통모드 피드백 회로를 구비한 아이피투 교정회로 및아이피투 교정방법 Download PDF

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Abstract

직접 변환 수신기 믹서의 2차 상호변조를 제어하기 위한 IP2 교정회로가 개시된다. IP2 교정회로는 믹서, 제 1 공통모드 피드백 회로, 제 2 공통모드 피드백 회로, 및 전류공급 회로를 구비한다. 믹서는 무선 입력신호를 기저대역의 신호로 직접 변환한다. 제 1 공통모드 피드백 회로는 믹서의 출력포트의 공통모드 전압을 검출하고 검출된 공통모드 전압을 부궤환시키고 공통모드 피드백 전압을 발생시킨다. 제 2 공통모드 피드백 회로는 출력포트의 공통모드 전압을 검출하고 게이트 제어신호에 응답하여 변화하는 루프 이득을 갖고, 출력포트의 어느 한 단자의 임피던스를 변화시킨다. 전류공급 회로는 공통모드 피드백 전압에 응답하여 믹서의 출력포트에 변화하는 전류를 공급한다. 따라서, IP2 교정회로는 공통모드 피드백 회로의 이득을 조절하여 IM2의 출력 전압을 최소화하고 IP2를 최대화할 수 있으며, 반도체 집적회로의 구현시 반도체 웨이퍼 상에서 차지하는 면적이 적다.

Description

공통모드 피드백 회로를 구비한 아이피투 교정회로 및 아이피투 교정방법 {IP2 CALIBRATION CIRCUIT HAVING A COMMON-MODE FEEDBACK CIRCUIT AND METHOD FOR CALIBRATING IP2 OF THE SAME}
도 1은 종래 기술에 따른 IP2 교정회로를 나타내는 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 IP2 교정회로를 나타내는 회로도이다.
도 3은 도 2의 IP2 교정회로 내에 있는 제 1 공통모드 피드백 회로의 일례를 나타내는 회로도이다.
도 4는 도 2의 IP2 교정회로 내에 있는 제 2 공통모드 피드백 회로의 일례를 나타내는 회로도이다.
도 5는 도 2의 IP2 교정회로 내에 있는 제 2 공통모드 피드백 회로의 다른 일례를 나타내는 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 IP2 교정회로를 나타내는 회로도이다.
도 7은 도 6의 IP2 교정회로 내에 있는 제 3 공통모드 피드백 회로의 일례를 나타내는 회로도이다.
도 8은 도 6의 IP2 교정회로 내에 있는 제 3 공통모드 피드백 회로의 다른 일례를 나타내는 회로도이다.
도 9는 본 발명의 제 3 실시예에 따른 IP2 교정회로를 나타내는 회로도이다.
도 10은 본 발명의 제 4 실시예에 따른 IP2 교정회로를 나타내는 회로도이다.
도 11은 도 10의 IP2 교정회로 내에 있는 제 1 공통모드 피드백 회로의 일례를 나타내는 회로도이다.
도 12는 도 10의 IP2 교정회로 내에 있는 제 2 공통모드 피드백 회로의 일례를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
6 : 출력포트
10 : 믹서
1000 : IP2 조절부
1100 : 전류공급 회로
1200 : 공통모드 전압 발생회로
1300, 1400, 1500, 1600, 1700 : 공통모드 피드백 회로
본 발명은 직접 변환 수신기용 믹서(Direct Conversion Receiver Mixer)에 관한 것으로, 특히 직접 변환 수신기용 믹서의 IP2(Second Intercept Point)를 교정하기 위한 회로에 관한 것이다.
일반적으로 IF(Intermediate Frequency)를 사용하는 슈퍼헤테로다인 방식의 통신에서는 주파수 변환 특성상 IP3(Third Intercept Point)이 중요한 의미를 가진다. 통신에서는 반송파에 기저대역을 가진 신호가 변조되어 송수신된다. 이 경우, 두 개 이상의 주파수가 비선형 시스템 또는 회로를 통과할 때 출력단에는 입력에 없던 신호가 변조되어 나타난다. 이를 상호 변조(Intermodulation, 이하 IM이라 함)라 한다. 또한, IMD(Intermodulation Distortion)는 이러한 IM 성분에 의한 왜곡을 의미한다. 이처럼 IMD는 두 주파수가 하나의 비선형 시스템을 통과하면서, 출력에서 두 주파수의 하모닉들의 합과 차에 대한 성분들이 검출되어 변조 또는 복조의 방해요소가 되는 문제점을 일으킨다.
하지만, IF가 사용되지 않는 직접 변환(Direct Conversion)의 경우에는, 믹서에서 기저대역 신호는 반송파로부터 곧바로 변환되므로 3차 IMD 항보다는 2차 IMD 항의 영향이 더 커진다.
즉, IF로 변환되는 경우에 2차 IMD는 원래 신호인 기저대역과 주파수 차이가 크지만 3차항은 기저대역과 인접하게 되며, 직접 변환의 경우에는 2차 IMD가 기저대역 신호에 인접하게 된다. 따라서 직접 변환에서는 2차 IMD항의 조절이 신호의 왜곡을 방지하는 중요한 요소가 된다.
이러한 2차 IMD항의 방해정도를 나타내는 지표가 IP2(Second Intercept Point)이다. 이는 시스템의 선형성이 얼마나 좋은지를 나타내는 것으로 통신에서 매우 중요한 파라미터가 된다. 입력신호가 계속 증가하면 처음에는 작았던 2차 IMD 신호(이하, IM2라 함)도 급격한 기울기로 인해 어느 지점에서는 원래 신호와 같은 전력 수준으로 상승하게 된다. 따라서 원래의 신호주파수 에너지와 IM2가 만나는 전력점을 IP2(Second Intercept Point)라고 한다. 다만, 실제로 출력전력은 IM2와 만나기 전에 포화되어 더 이상 증가되지 않기 때문에, 실제로 동등한 레벨이 되는 전력점을 의미하는 것이 아니라 증가되는 기울기로 볼 때, 동등한 레벨이 될 것이라고 예상되는 전력점이 IP2이다.
통신 시스템의 선형성이 확보되기 위해서 IP2는 높아야 하는데, 이는 IM2의 발생이 최소화됨을 의미한다.
일반적으로 직접 변환 수신기용 믹서는 IP2를 조절하기 위한 IP2 교정회로를 구비한다.
삭제
도 1은 종래 기술에 따른 IP2 교정회로를 도시한 회로도이다.
도 1을 참조하면, 종래의 IP2 교정회로는, 믹서(10) 및 IP2 조절부(20)를 포함한다.
상기 믹서(10)는 반송파의 주파수를 갖는 무선 입력신호(VRF)가 입력되는 제1 입력단자쌍(2) 및 특정 주파수를 가진 국부 발진기의 출력신호(VLO)가 입력되는 제2 입력단자쌍(4)을 포함한다. 믹서(10)는 무선 입력신호(VRF)의 주파수 및 국부 발진기의 출력신호(VLO)의 주파수의 차이에 해당하는 주파수를 갖는 신호를 출력한다. 믹서(10)의 출력은 출력단자쌍(6)으로 출력된다.
IP2 조절부(20)는 로드 저항들(RLP, RLN) 및 교정 저항(RCAL)을 포함한다. 교정 저항(RCAL)은 로드 저항(RLP) 또는 로드 저항(RLN)에 병렬로 위치한다. 교정 저항(RCAL)은 믹서(10)의 출력단자쌍(6) 양단의 부정합을 보상한다. 상기 믹서(10)의 차동 출력신호는 VOP와 VON이다.
IM2 출력 전압을 공통 모드 및 차동 모드에서 구하여 이를 합산하면, 총 IM2 출력 전압이 얻어진다.
공통 모드에서의 IM2 출력 전압을 VIM2,CM이라 한다면, 수학식 1과 같이 나타낼 수 있다.
VIM2,cm = icm(R + △R - Rc) - icm(R - △R) = icm(2△R - Rc)
여기서 Rc는 삽입된 교정용 저항 RCAL에 의해 감소된 저항값을 나타내고, RLP = R + △R, RLN = R - △R의 관계가 있다 (R은 소정의 상수). 또한 icm은 공통 모드에서의 IM2 전류를 나타낸다.
차동 모드에서의 IM2 출력 전압을 VIM2,dm이라 한다면, 수학식 2와 같이 나타낼 수 있다.
VIM2,dm = idm(R + △R - Rc) + idm(R - △R) = idm(2R - Rc)
여기서 Rc는 삽입된 교정용 저항 RCAL에 의해 감소된 저항값을 나타내고, RLP = R + △R, RLN = R - △R의 관계가 있다 (R은 소정의 상수). 또한 idm은 차동 모드에서의 IM2 전류를 나타낸다.
따라서, 총 IM2 출력 전압 VIM2는, 다음의 식으로 표현된다.
VIM2 = VIM2,cm + VIM2,dm = idm(2R - Rc) + icm(2△R - Rc)
VIM2에서 Rc를 적절히 조절하여 VIM2가 최소가 되도록 조절하여 IP2를 교정한다.
상술한 교정 저항을 이용하여 IP2를 교정하는 방법은 반도체 제조 공정상 그 한계를 가지고 있다. 즉, △R은 R의 약 0.1 ~ 10% 범위에 있으므로 Rc도 R의 약 0.1 ~ 10% 범위에 있게 된다. 또한, 이 범위의 저항을 실현하기 위해 RCAL은 R의 약 10배에서 1,000배 정도의 값이 되고 R의 저항이 수십 KΩ이면, RCAL은 수십 MΩ 이 되므로 RCAL을 반도체 공정으로 구현하는데 무리가 따르게 된다. 즉, 매우 큰 저항을 구현하기 위해서는 반도체 기판상에서 차지하는 면적이 크게 된다. 또한, IP2 교정을 위해 저항성 로드를 사용하는 IP2 교정회로는, 높은 이득과 선형성이 요구되는 구조에서는 충분한 전압 마진을 가질 수 없다는 단점을 가진다.
한편, 본 발명의 출원인이 출원한 한국특허출원 제 2003-100134호에는 공통모드 루프이득을 조절하여 믹서의 IP2를 교정하는 방법이 개시되어 있다. 제 2003-100134호에는 공통모드 피드백 회로의 이득을 조절하고 믹서 출력 단자의 임피던스를 조절함으로써 믹서의 IP2를 교정하는 방법이 기술되어 있다.
본 발명에서는 공통모드 피드백 회로의 이득을 조절하여 믹서의 IP2를 교정하는 다른 방법을 제공한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 용이하게 선형성을 확보할 수 있는 IP2 교정회로를 제공하는 것이다.
본 발명의 다른 목적은 반도체 웨이퍼 상에서 보다 적은 면적을 차지하는 IP2 교정회로를 제공하는 것이다.
본 발명의 또 다른 목적은 용이하게 선형성을 확보할 수 있는 IP2 교정방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 IP2 교정회로는 믹서, 제 1 공통모드 피드백 회로, 제 2 공통모드 피드백 회로, 및 전류공급 회로를 구비한다.
믹서는 무선 입력신호를 기저대역의 신호로 직접 변환한다. 제 1 공통모드 피드백 회로는 상기 믹서의 출력포트의 공통모드 전압을 검출하고 상기 검출된 공통모드 전압을 부궤환시키고 공통모드 피드백 전압을 발생시킨다. 제 2 공통모드 피드백 회로는 상기 출력포트의 상기 공통모드 전압을 검출하고 게이트 제어신호에 응답하여 변화하는 루프 이득을 갖고, 상기 출력포트의 어느 한 단자의 임피던스를 변화시킨다. 전류공급 회로는 상기 공통모드 피드백 전압에 응답하여 상기 믹서의 상기 출력포트에 변화하는 전류를 공급한다.
본 발명의 다른 하나의 실시형태에 따른 IP2 교정회로는 믹서, 제 1 공통모드 피드백 회로, 제 2 공통모드 피드백 회로, 제 3 공통모드 피드백 회로, 및 전류공급 회로를 구비한다.
믹서는 무선 입력신호를 기저대역의 신호로 직접 변환한다. 제 1 공통모드 피드백 회로는 상기 믹서의 출력포트의 공통모드 전압을 검출하고 상기 검출된 공통모드 전압을 부궤환시키고 공통모드 피드백 전압을 발생시킨다. 제 2 공통모드 피드백 회로는 상기 출력포트의 상기 공통모드 전압을 검출하고 제 1 제어신호에 응답하여 변화하는 루프 이득을 갖고, 상기 출력포트의 제 1 단자의 임피던스를 변화시킨다. 제 3 공통모드 피드백 회로는 상기 출력포트의 상기 공통모드 전압을 검출하고 제 2 제어신호에 응답하여 변화하는 루프 이득을 갖고, 상기 출력포트의 제 2 단자의 임피던스를 변화시킨다. 전류공급 회로는 상기 공통모드 피드백 전압에 응답하여 상기 믹서의 상기 출력포트에 변화하는 전류를 공급한다.
본 발명의 하나의 실시형태에 따른 IP2 교정방법은 믹서 출력포트의 공통모드 전압을 검출하여 부궤환시키고 공통모드 피드백 전압을 발생시키는 단계; 상기 믹서 출력포트의 상기 공통모드 전압을 검출하는 단계; 게이트 제어신호에 응답하여 루프 이득을 변화시키는 단계; 상기 믹서 출력포트의 어느 한 단자의 임피던스를 변화시키는 단계; 및 상기 공통모드 피드백 전압에 응답하여 상기 믹서 출력포트에 변화하는 전류를 공급하는 단계를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 IP2 교정회로를 나타내는 회로도이다.
도 2를 참조하면, IP2 교정회로는 믹서(10), 및 IP2 조절부(1000)를 구비한다. IP2 조절부(1000)는 제 1 공통모드 피드백 회로(1300), 제 2 공통모드 피드백 회로(1400), 전류공급 회로(1100), 및 공통모드 전압 발생회로(1200)를 구비한다. 전류공급 회로(1100)는 PMOS 트랜지스터들(MP1, MP2)로 구성되어 있다. 공통모드 전압 발생회로(1200)는 저항들(R1, R2)로 구성되어 있다.
믹서(10)는 반송파의 주파수를 갖는 무선 입력신호를 기저대역의 신호로 직접 변환한다. 제 1 공통모드 피드백 회로(1300)는 믹서(10)의 출력포트(6)의 공통모드 전압(VCOM)을 검출하여 부궤환시키고 공통모드 피드백 전압(CMFBO1)을 발생시킨다. 제 2 공통모드 피드백 회로(1400)는 출력포트(6)의 공통모드 전압(VCOM)을 검출하고 게이트 제어신호(VGP)에 응답하여 변화하는 루프 이득을 갖는다. 또한, 제 2 공통모드 피드백 회로(1400)는 출력포트(6)의 제 1 단자(T1)의 임피던스를 변화시킨다. 전류공급 회로(1100)는 공통모드 피드백 전압(CMFBO1)에 응답하여 믹서(10)의 출력포트(6)에 변화하는 전류를 공급한다. 공통모드 전압 발생회로(1200)는 출력포트(6)의 제 1 단자(T1)로부터 제 1 출력신호(VOP)를 수신하고 출력포트(6)의 제 2 단자(T2)로부터 제 2 출력신호(VON)를 수신하여 공통모드 전압(VCOM)을 발생시킨다. 도 2에서 믹서(10)의 출력 신호는 차동 신호의 형태로 출력된다. 공통모드 전압 발생회로(1200)는 차동 출력신호들(VOP, VON)을 수신하고, 두 저항(R1, R2)의 연결점에서 공통모드 전압(VCOM)을 발생시킨다.
도 3은 도 2의 IP2 교정회로 내에 있는 제 1 공통모드 피드백 회로(1300)의 일례를 나타내는 회로도이다. 도 3을 참조하면, 제 1 공통모드 피드백 회로(1300)는 PMOS 트랜지스터들(MP3, MP4), NMOS 트랜지스터들(MN1, MN2), 및 전류원(IS1)을 구비한다.
PMOS 트랜지스터(MP3)는 전원전압(VDD)에 연결된 소스를 갖는다. PMOS 트랜지스터(MP4)는 전원전압(VDD)에 연결된 소스와 공통모드 피드백 전압(CMFBO1)이 출 력되는 드레인과 상기 드레인에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN1)는 PMOS 트랜지스터(MP3)의 게이트와 드레인에 공통 연결된 드레인과 공통모드 전압(VCOM)이 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN2)는 PMOS 트랜지스터(MP4)의 드레인에 연결된 드레인과 기준전압(VREF)이 인가되는 게이트를 갖는다. 전류원(IS1)은 NMOS 트랜지스터(MN1)의 소스와 NMOS 트랜지스터(MN2)의 소스의 공통 노드(NC)와 접지전압(GND) 사이에 연결되어 있다.
이하, 도 3의 제 1 공통모드 피드백 회로(1300)의 동작을 설명한다.
공통모드 전압(VCOM)은 도 2의 공통모드 전압 발생회로(1200)에 의해 발생된 신호이다. 공통모드 전압(VCOM)은 차동 출력신호들(VOP, VON)의 공통모드 성분이 증가하거나 감소함에 따라서 변화한다. 도 3을 참조하면, 공통모드 전압(VCOM)이 기준전압(VREF)에 비해 증가하면 공통모드 피드백 전압(CMFBO1)이 증가하고, 공통모드 전압(VCOM)이 기준전압(VREF)에 비해 감소하면 공통모드 피드백 전압(CMFBO1)이 감소한다. 공통모드 피드백 전압(CMFBO1)이 증가하면, 도 2의 전류공급부(1100)에서 공급하는 전류가 감소한다. 따라서, 두 차동 출력신호들(VOP, VON)의 전압 값이 감소한다. 즉, 제 1 공통모드 피드백 회로(1300)에 의해 공통모드 전압(VCOM)은 부궤환된다.
도 4는 도 2의 IP2 교정회로 내에 있는 제 2 공통모드 피드백 회로(1400)의 일례를 나타내는 회로도이다. 도 4를 참조하면, 제 2 공통모드 피드백 회로(1400)는 전류원들(IS2, IS3), PMOS 트랜지스터들(MP5, MP6, MP7), 및 NMOS 트랜지스터들(MN3, MN4, MN5)을 구비한다. 전류원(IS2)은 전원전압(VDD)에 제 1 단자가 연결되 어 있다. PMOS 트랜지스터(MP5)는 전류원(IS2)의 제 2 단자에 연결된 소스와 기준전압(VREF)이 인가되는 게이트를 갖는다. 전류원(IS3)은 전원전압(VDD)에 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP6)는 전류원(IS3)의 제 2 단자에 연결된 소스와 공통모드 전압(VCOM)이 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN3)는 PMOS 트랜지스터(MP5)의 드레인에 공통 연결된 드레인과 게이트 및 접지전압(GND)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN4)는 NMOS 트랜지스터(MN3)의 게이트에 연결된 게이트와 접지전압(GND)에 연결된 소스와 출력포트의 상기 제 1 단자에 연결된 드레인을 갖는다. 출력포트의 상기 제 1 단자의 전압은 VOP이다. NMOS 트랜지스터(MN5)는 PMOS 트랜지스터(MP6)의 드레인에 공통 연결된 드레인과 게이트 및 접지전압(GND)에 연결된 소스를 갖는다. PMOS 트랜지스터(MP7)는 전류원(IS2)의 제 2 단자와 전류원(IS3)의 제 2 단자 사이에 연결되고 게이트 제어신호(VGP)에 응답하여 저항 값이 변화한다.
이하, 도 4의 제 2 공통모드 피드백 회로(1400)의 동작을 설명한다.
공통모드 전압(VCOM)은 도 2의 공통모드 전압 발생회로(1200)에 의해 발생된 신호이다. 공통모드 전압(VCOM)은 차동 출력신호들(VOP, VON)의 공통모드 성분이 증가하거나 감소함에 따라서 변화한다. 도 4를 참조하면, 공통모드 전압(VCOM)이 기준전압(VREF)에 비해 증가하면, PMOS 트랜지스터(MP6)를 통해 흐르는 전류는 감소하고 PMOS 트랜지스터(MP5)를 통해 흐르는 전류는 증가한다. 따라서, NMOS 트랜지스터(MN3)와 NMOS 트랜지스터(MN4)를 통해 흐르는 전류가 증가한다. 따라서, 믹서 출력포트(도 2의 6)의 제 1 단자(T1)의 전압(VOP)이 감소한다. 반대로, 공통모 드 전압(VCOM)이 기준전압(VREF)에 비해 감소하면, PMOS 트랜지스터(MP6)를 통해 흐르는 전류는 증가하고 PMOS 트랜지스터(MP5)를 통해 흐르는 전류는 감소한다. 따라서, NMOS 트랜지스터(MN3)와 NMOS 트랜지스터(MN4)를 통해 흐르는 전류가 감소한다. 따라서, 믹서 출력포트(도 2의 6)의 제 1 단자(T1)의 전압(VOP)이 증가한다. 즉, 제 2 공통모드 피드백 회로(1400)는 부궤환 회로로서 동작한다. 한편, PMOS 트랜지스터(MP7)는 저항으로서 기능을 하며 게이트 제어신호(VGP)에 응답하여 저항 값이 변화된다. PMOS 트랜지스터(MP7)는 트라이오드(triode) 영역에서 동작하는 것이 바람직하다. 게이트 제어신호(VGP)의 변화에 따라 PMOS 트랜지스터(MP7)의 저항 값이 변화되고 회로의 루프 이득이 조절된다.
도 5는 도 2의 IP2 교정회로 내에 있는 제 2 공통모드 피드백 회로(1400)의 다른 일례를 나타내는 회로도이다. 도 5의 제 2 공통모드 피드백 회로(1400)는 도 4의 제 2 공통모드 피드백 회로(1400)에 있는 NMOS 트랜지스터들(MN3, MN4, MN5)이 NPN 트랜지스터들(BN1, BN2, BN3)로 대치되었다. 도 5를 참조하면, 제 2 공통모드 피드백 회로(1400)는 전류원들(IS2, IS3), PMOS 트랜지스터들(MP5, MP6, MP7), 및 NPN 트랜지스터들(BN1, BN2, BN3)을 구비한다. 전류원(IS2)은 전원전압(VDD)에 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP5)는 전류원(IS2)의 제 2 단자에 연결된 소스와 기준전압(VREF)이 인가되는 게이트를 갖는다. 전류원(IS3)은 전원전압(VDD)에 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP6)는 전류원(IS3)의 제 2 단자에 연결된 소스와 공통모드 전압(VCOM)이 인가되는 게이트를 갖는다. NPN 트랜지스터(BN1)는 PMOS 트랜지스터(MP5)의 드레인에 공통 연결된 컬렉터와 베이스 및 접지전압(GND)에 연결된 에미터를 갖는다. NPN 트랜지스터(BN2)는 NPN 트랜지스터(BN1)의 베이스에 연결된 베이스와 접지전압(GND)에 연결된 에미터와 출력포트의 상기 제 1 단자에 연결된 컬렉터를 갖는다. 출력포트의 상기 제 1 단자의 전압은 VOP이다. NPN 트랜지스터(BN3)는 PMOS 트랜지스터(MP6)의 드레인에 공통 연결된 컬렉터와 베이스 및 접지전압(GND)에 연결된 에미터를 갖는다. PMOS 트랜지스터(MP7)는 전류원(IS2)의 제 2 단자와 전류원(IS3)의 제 2 단자 사이에 연결되고 게이트 제어신호(VGP)에 응답하여 저항 값이 변화한다.
도 5의 제 2 공통모드 피드백 회로(1400)는 도 4의 제 2 공통모드 피드백 회로(1400)에 있는 NMOS 트랜지스터들(MN3, MN4, MN5)이 NPN 트랜지스터들(BN1, BN2, BN3)로 대치되었으며, 나머지 회로구성은 도 4의 회로구성과 동일하다. 따라서, 도 5의 제 2 공통모드 피드백 회로(1400)의 동작 설명은 생략한다.
이하, 도 2 내지 도 5를 참조하여 본 발명의 제 1 실시예에 따른 IP2 교정회로의 동작을 설명한다.
공통모드 전압 발생회로(1200)에 의해 출력포트(6)의 단자들(T1, T2)의 전압의 변동에 따라 변화하는 공통모드 전압(VCOM)이 발생된다. 제 1 공통모드 피드백 회로(1300)에 의해 공통모드 전압이 부궤환되고 출력포트(6)의 단자들(T1, T2) 상의 전압이 안정화된다. 제 2 공통모드 피드백 회로(1400)에 의해 공통모드 전압이 부궤환되고 출력포트(6)의 단자(T1) 상의 전압(VOP)이 조절된다. 또한, 제 2 공통모드 피드백 회로(1400)는 게이트 제어신호(VGP)에 응답하여 변화하는 이득을 가지며 출력포트(6)의 단자(T1)의 임피던스를 조절한다. 도 2의 IP2 교정회로에서 게이 트 제어신호(VGP)는 IM2 교정신호일 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 IP2 교정회로는 공통모드 피드백 회로의 이득을 조절하여 믹서의 출력단자의 임피던스를 조절함으로써 IM2의 출력전압을 최소화할 수 있고 IP2를 최대화할 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 IP2 교정회로를 나타내는 회로도이다. 도 6의 IP2 교정회로는 도 2의 IP2 교정회로와 달리, 출력포트(6)의 제 1 단자(T1)에 연결된 출력단자를 갖는 제 2 공통모드 피드백 회로(1400) 대신에 출력포트(6)의 제 2 단자(T2)에 연결된 출력단자를 갖는 제 3 공통모드 피드백 회로(1500)를 구비한다.
도 6을 참조하면, IP2 교정회로는 믹서(10), 및 IP2 조절부(1000)를 구비한다. IP2 조절부(1000)는 제 1 공통모드 피드백 회로(1300), 제 3 공통모드 피드백 회로(1500), 전류공급 회로(1100), 및 공통모드 전압 발생회로(1200)를 구비한다. 전류공급 회로(1100)는 PMOS 트랜지스터들(MP1, MP2)로 구성되어 있다. 공통모드 전압 발생회로(1200)는 저항들(R1, R2)로 구성되어 있다.
믹서(10)는 반송파의 주파수를 갖는 무선 입력신호를 기저대역의 신호로 직접 변환한다. 제 1 공통모드 피드백 회로(1300)는 믹서(10)의 출력포트(6)의 공통모드 전압(VCOM)을 검출하여 부궤환시키고 공통모드 피드백 전압(CMFBO1)을 발생시킨다. 제 3 공통모드 피드백 회로(1500)는 출력포트(6)의 공통모드 전압(VCOM)을 검출하고 게이트 제어신호(VGN)에 응답하여 변화하는 루프 이득을 갖는다. 또한, 제 3 공통모드 피드백 회로(1500)는 출력포트(6)의 제 2 단자(T2)의 임피던스를 변 화시킨다. 전류공급 회로(1100)는 공통모드 피드백 전압(CMFBO1)에 응답하여 믹서(10)의 출력포트(6)에 변화하는 전류를 공급한다. 공통모드 전압 발생회로(1200)는 출력포트(6)의 제 1 단자로부터 제 1 출력신호(VOP)를 수신하고 출력포트(6)의 제 2 단자로부터 제 2 출력신호(VON)를 수신하여 공통모드 전압(VCOM)을 발생시킨다. 도 6에서 믹서(10)의 출력 신호는 차동 신호의 형태로 출력된다. 공통모드 전압 발생회로(1200)는 차동 출력신호들(VOP, VON)을 수신하고, 두 저항(R1, R2)의 연결점에서 공통모드 전압(VCOM)을 발생시킨다.
도 7은 도 6의 IP2 교정회로 내에 있는 제 3 공통모드 피드백 회로(1500)의 일례를 나타내는 회로도이다. 도 7을 참조하면, 제 3 공통모드 피드백 회로(1500)는 전류원들(IS4, IS5), PMOS 트랜지스터들(MP8, MP9, MP10), 및 NMOS 트랜지스터들(MN6, MN7, MN8)을 구비한다. 전류원(IS4)은 전원전압(VDD)에 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP8)는 전류원(IS4)의 제 2 단자에 연결된 소스와 기준전압(VREF)이 인가되는 게이트를 갖는다. 전류원(IS5)은 전원전압(VDD)에 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP9)는 전류원(IS5)의 제 2 단자에 연결된 소스와 공통모드 전압(VCOM)이 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN6)는 PMOS 트랜지스터(MP8)의 드레인에 공통 연결된 드레인과 게이트 및 접지전압(GND)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN7)는 NMOS 트랜지스터(MN6)의 게이트에 연결된 게이트와 접지전압(GND)에 연결된 소스와 출력포트의 제 2 단자(T2)에 연결된 드레인을 갖는다. 출력포트의 제 2 단자(T2)의 전압은 VON이다. NMOS 트랜지스터(MN8)는 PMOS 트랜지스터(MP9)의 드레인에 공통 연결된 드레인과 게이트 및 접지전압(GND)에 연결된 소스를 갖는다. PMOS 트랜지스터(MP10)는 전류원(IS4)의 제 2 단자와 전류원(IS5)의 제 2 단자 사이에 연결되고 게이트 제어신호(VGN)에 응답하여 저항 값이 변화한다.
도 7의 제 3 공통모드 피드백 회로(1500)는 출력 단자가 믹서 출력포트(6)의 제 2 단자(T2)에 연결되었다는 점을 제외하면 도 4의 제 2 공통모드 피드백 회로(1400)와 그 구성이 동일하다. 도 7의 제 3 공통모드 피드백 회로(1500)는 NMOS 트랜지스터(MN7)의 드레인이 믹서 출력포트(6)의 제 2 단자(T2)에 연결되어 있어서, 게이트 제어신호(VGN)를 인가하여 회로의 이득을 조절하면 믹서 출력포트(6)의 제 2 단자(T2)의 임피던스가 변화된다.
도 8은 도 6의 IP2 교정회로 내에 있는 제 3 공통모드 피드백 회로(1500)의 다른 일례를 나타내는 회로도이다. 도 8의 제 3 공통모드 피드백 회로(1500)는 도 7의 제 3 공통모드 피드백 회로(1500)에 있는 NMOS 트랜지스터들(MN6, MN7, MN8)이 NPN 트랜지스터들(BN4, BN5, BN6)로 대치되었다. 도 8을 참조하면, 제 3 공통모드 피드백 회로(1500)는 전류원들(IS4, IS5), PMOS 트랜지스터들(MP8, MP9, MP10), 및 NPN 트랜지스터들(BN4, BN5, BN6)을 구비한다. 전류원(IS4)은 전원전압(VDD)에 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP8)는 전류원(IS4)의 제 2 단자에 연결된 소스와 기준전압(VREF)이 인가되는 게이트를 갖는다. 전류원(IS5)은 전원전압(VDD)에 제 1 단자가 연결되어 있다. PMOS 트랜지스터(MP9)는 전류원(IS5)의 제 2 단자에 연결된 소스와 공통모드 전압(VCOM)이 인가되는 게이트를 갖는다. NPN 트랜지스터(BN4)는 PMOS 트랜지스터(MP8)의 드레인에 공통 연결된 컬렉터와 베이스 및 접지전압(GND)에 연결된 에미터를 갖는다. NPN 트랜지스터(BN5)는 NPN 트랜지스터(BN4)의 베이스에 연결된 베이스와 접지전압(GND)에 연결된 에미터와 출력포트의 제 2 단자(T2)에 연결된 컬렉터를 갖는다. 출력포트의 제 2 단자의 전압은 VON이다. NPN 트랜지스터(BN6)는 PMOS 트랜지스터(MP9)의 드레인에 공통 연결된 컬렉터와 베이스 및 접지전압(GND)에 연결된 에미터를 갖는다. PMOS 트랜지스터(MP10)는 전류원(IS4)의 제 2 단자와 전류원(IS5)의 제 2 단자 사이에 연결되고 게이트 제어신호(VGN)에 응답하여 저항 값이 변화한다.
도 8의 제 3 공통모드 피드백 회로(1500)는 도 7의 제 3 공통모드 피드백 회로(1500)에 있는 NMOS 트랜지스터들(MN6, MN7, MN8)이 NPN 트랜지스터들(BN4, BN5, BN6)로 대치되었으며, 나머지 회로구성은 도 7의 회로구성과 동일하다. 따라서, 도 8의 제 3 공통모드 피드백 회로(1500)의 동작 설명은 생략한다.
이하, 도 6 내지 도 8을 참조하여 본 발명의 제 2 실시예에 따른 IP2 교정회로의 동작을 설명한다. 도 6에 도시된 본 발명의 제 2 실시예에 따른 IP2 교정회로는 제 3 공통모드 피드백 회로(1500)의 출력단자가 믹서 출력포트(6)의 제 2 단자(T2)에 연결되어 있다는 점이 도 2의 회로와 다르고 나머지는 동일하다. 도 6의 IP2 교정회로는 게이트 제어신호(VGN)를 인가하여 루프 이득을 조절하고 믹서 출력포트(6)의 제 2 출력단자(T2)의 임피던스를 변화시킨다. 도 6의 IP2 교정회로에서 게이트 제어신호(VGN)는 IM2 교정신호일 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 IP2 교정회로는 공통모드 피드백 회로의 이득을 조절하여 믹서의 출력단자의 임피던스를 조절함으로써 IM2의 출력전압 을 최소화할 수 있고 IP2를 최대화할 수 있다.
도 9는 본 발명의 제 3 실시예에 따른 IP2 교정회로를 나타내는 회로도이다. 도 9의 IP2 교정회로는 제 1 공통모드 피드백 회로(1300)외에, 출력포트(6)의 제 1 단자(T1)에 연결된 출력단자를 갖는 제 2 공통모드 피드백 회로(1400) 및 출력포트(6)의 제 2 단자(T2)에 연결된 출력단자를 갖는 제 3 공통모드 피드백 회로(1500)를 구비한다.
도 9를 참조하면, IP2 교정회로는 믹서(10), 및 IP2 조절부(1000)를 구비한다. IP2 조절부(1000)는 제 1 공통모드 피드백 회로(1300), 제 2 공통모드 피드백 회로(1400), 제 3 공통모드 피드백 회로(1500), 전류공급 회로(1100), 및 공통모드 전압 발생회로(1200)를 구비한다. 전류공급 회로(1100)는 PMOS 트랜지스터들(MP1, MP2)로 구성되어 있다. 공통모드 전압 발생회로(1200)는 저항들(R1, R2)로 구성되어 있다.
믹서(10)는 반송파의 주파수를 갖는 무선 입력신호를 기저대역의 신호로 직접 변환한다. 제 1 공통모드 피드백 회로(1300)는 믹서(10)의 출력포트(6)의 공통모드 전압(VCOM)을 검출하여 부궤환시키고 공통모드 피드백 전압(CMFBO1)을 발생시킨다. 제 2 공통모드 피드백 회로(1400)는 출력포트(6)의 공통모드 전압(VCOM)을 검출하고 제 1 게이트 제어신호(VGP)에 응답하여 변화하는 루프 이득을 갖는다. 또한, 제 2 공통모드 피드백 회로(1400)는 출력포트(6)의 제 2 단자(T2)의 임피던스를 변화시킨다. 제 3 공통모드 피드백 회로(1500)는 출력포트(6)의 공통모드 전압(VCOM)을 검출하고 제 2 게이트 제어신호(VGN)에 응답하여 변화하는 루프 이득을 갖는다. 또한, 제 3 공통모드 피드백 회로(1500)는 출력포트(6)의 제 2 단자(T2)의 임피던스를 변화시킨다. 전류공급 회로(1100)는 공통모드 피드백 전압(CMFBO1)에 응답하여 믹서(10)의 출력포트(6)에 변화하는 전류를 공급한다. 공통모드 전압 발생회로(1200)는 출력포트(6)의 제 1 단자로부터 제 1 출력신호(VOP)를 수신하고 출력포트(6)의 제 2 단자로부터 제 2 출력신호(VON)를 수신하여 공통모드 전압(VCOM)을 발생시킨다. 도 9에서 믹서(10)의 출력 신호는 차동 신호의 형태로 출력된다. 공통모드 전압 발생회로(1200)는 차동 출력신호들(VOP, VON)을 수신하고, 두 저항(R1, R2)의 연결점에서 공통모드 전압(VCOM)을 발생시킨다.
이하, 도 9에 도시된 본 발명의 제 3 실시예에 따른 IP2 교정회로의 동작에 대해 설명한다. 도 9의 IP2 교정회로는 도 2의 IP2 교정회로에 있는 제 2 공통모드 피드백 회로(1400)와 도 6의 IP2 교정회로에 있는 제 3 공통모드 피드백 회로(1500)를 모두 구비하는 회로이다. 제 2 공통모드 피드백 회로(1400)는 제 1 게이트 제어신호(VGP)를 인가하여 루프 이득을 조절하고 믹서 출력포트(6)의 제 1 출력단자(T1)의 임피던스를 변화시킨다. 제 3 공통모드 피드백 회로(1500)는 제 2 게이트 제어신호(VGN)를 인가하여 루프 이득을 조절하고 믹서 출력포트(6)의 제 2 출력단자(T2)의 임피던스를 변화시킨다. 도 9의 IP2 교정회로에서 게이트 제어신호들(VGP, VGN)은 IM2 교정신호일 수 있다.
따라서, 본 발명의 제 3 실시예에 따른 IP2 교정회로는 공통모드 피드백 회로의 이득을 조절하여 믹서의 출력단자의 임피던스를 조절함으로써 IM2의 출력전압을 최소화할 수 있고 IP2를 최대화할 수 있다.
도 10은 본 발명의 제 4 실시예에 따른 IP2 교정회로를 나타내는 회로도이다. 도 10을 참조하면, IP2 교정회로는 믹서(10), 및 IP2 조절부(1000)를 구비한다. IP2 조절부(1000)는 제 1 공통모드 피드백 회로(1600), 제 2 공통모드 피드백 회로(1700), 전류공급 회로(1150), 및 공통모드 전압 발생회로(1200)를 구비한다. 전류공급 회로(1150)는 PMOS 트랜지스터들(MP1, MP2)로 구성되어 있다. 공통모드 전압 발생회로(1200)는 저항들(R1, R2)로 구성되어 있다.
믹서(10)는 반송파의 주파수를 갖는 무선 입력신호를 기저대역의 신호로 직접 변환한다. 제 1 공통모드 피드백 회로(1600)는 믹서(10)의 출력포트(6)의 공통모드 전압(VCOM)을 검출하여 부궤환시키고, 제 1 게이트 제어신호(VGP)에 응답하여 변화하는 루프 이득을 갖고, 제 1 공통모드 피드백 전압(CMFBO1)을 발생시킨다. 제 2 공통모드 피드백 회로(1700)는 믹서(10)의 출력포트(6)의 공통모드 전압(VCOM)을 검출하여 부궤환시키고, 제 2 게이트 제어신호(VGN)에 응답하여 변화하는 루프 이득을 갖고, 제 2 공통모드 피드백 전압(CMFBO2)을 발생시킨다. 전류공급 회로(1150)는 제 1 공통모드 피드백 전압(CMFBO1), 및 제 2 공통모드 피드백 전압(CMFBO2)에 응답하여 믹서(10)의 출력포트(6)에 변화하는 전류를 공급한다. 공통모드 전압 발생회로(1200)는 출력포트(6)의 제 1 단자(T1)로부터 제 1 출력신호(VOP)를 수신하고 출력포트(6)의 제 2 단자(T2)로부터 제 2 출력신호(VON)를 수신하여 공통모드 전압(VCOM)을 발생시킨다. 도 10에서 믹서(10)의 출력 신호는 차동 신호의 형태로 출력된다. 공통모드 전압 발생회로(1200)는 차동 출력신호들(VOP, VON)을 수신하고, 두 저항(R1, R2)의 연결점에서 공통모드 전압(VCOM)을 발생시킨다.
도 11은 도 10의 IP2 교정회로 내에 있는 제 1 공통모드 피드백 회로(1600)의 일례를 나타내는 회로도이다. 도 11을 참조하면, 제 1 공통모드 피드백 회로(1600)는 PMOS 트랜지스터들(MP11, MP12), NMOS 트랜지스터들(MN9, MN10, MN11), 및 전류원들(IS6, IS7)을 구비한다. PMOS 트랜지스터(MP11)는 전원전압(VDD)에 연결된 소스를 갖는다. PMOS 트랜지스터(MP12)는 전원전압(VDD)에 연결된 소스와 제 1 공통모드 피드백 전압(CMFBO1)이 출력되는 드레인과 상기 드레인에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN9)는 PMOS 트랜지스터(MP11)의 게이트와 드레인에 공통 연결된 드레인과 공통모드 전압(VCOM)이 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN10)는 PMOS 트랜지스터(MP12)의 드레인에 연결된 드레인과 기준전압(VREF)이 인가되는 게이트를 갖는다. 전류원(IS6)은 NMOS 트랜지스터(MN9)의 소스와 접지전압(GND) 사이에 연결된다. 전류원(IS7)은 NMOS 트랜지스터(MN10)의 소스와 접지전압(GND) 사이에 연결된다. NMOS 트랜지스터(MN11)는 NMOS 트랜지스터(MN9)의 소스와 NMOS 트랜지스터(MN10)의 소스 사이에 연결되고, 제 1 게이트 제어신호(VGP)에 응답하여 저항 값이 변화한다.
이하, 도 11의 제 1 공통모드 피드백 회로(1600)의 동작을 설명한다.
공통모드 전압(VCOM)은 도 10의 공통모드 전압 발생회로(1200)에 의해 발생된 신호이다. 공통모드 전압(VCOM)은 차동 출력신호들(VOP, VON)의 공통모드 성분이 증가하거나 감소함에 따라서 변화한다. 도 11을 참조하면, 공통모드 전압(VCOM)이 기준전압(VREF)에 비해 증가하면 NMOS 트랜지스터(MN9)를 통해 흐르는 전류는 증가하고 NMOS 트랜지스터(MN10)를 통해 흐르는 전류는 감소한다. 따라서, 공통모 드 피드백 전압(CMFBO1)이 증가한다. 공통모드 전압(VCOM)이 기준전압(VREF)에 비해 감소하면 NMOS 트랜지스터(MN9)를 통해 흐르는 전류는 감소하고 NMOS 트랜지스터(MN10)를 통해 흐르는 전류는 증가한다. 따라서, 공통모드 피드백 전압(CMFBO1)이 감소한다. 공통모드 피드백 전압(CMFBO1)이 증가하면, 도 10의 전류공급부(1150)에서 공급하는 전류가 감소한다. 따라서, 믹서 출력포트(6)의 제 1 단자(T1)의 전압이 감소한다. 공통모드 피드백 전압(CMFBO1)이 감소하면, 도 10의 전류공급부(1150)에서 공급하는 전류가 증가한다. 따라서, 믹서 출력포트(6)의 제 1 단자(T1)의 전압이 증가한다. 즉, 제 1 공통모드 피드백 회로(1600)에 의해 공통모드 전압(VCOM)은 부궤환된다.
한편, NMOS 트랜지스터(MN11)는 저항으로서 기능을 하며 제 1 게이트 제어신호(VGP)에 응답하여 저항 값이 변화된다. NMOS 트랜지스터(MN11)는 저항으로서 동작하는 트라이오드(triode) 영역에서 동작하는 것이 바람직하다. 제 1 게이트 제어신호(VGP)의 변화에 따라 NMOS 트랜지스터(MN11)의 저항 값이 변화되고 회로의 루프 이득이 조절된다.
도 12는 도 10의 IP2 교정회로 내에 있는 제 2 공통모드 피드백 회로(1700)의 일례를 나타내는 회로도이다. 도 12를 참조하면, 제 2 공통모드 피드백 회로(1700)는 PMOS 트랜지스터들(MP13, MP14), NMOS 트랜지스터들(MN12 MN13, MN14), 및 전류원들(IS8, IS9)을 구비한다. PMOS 트랜지스터(MP13)는 전원전압(VDD)에 연결된 소스를 갖는다. PMOS 트랜지스터(MP14)는 전원전압(VDD)에 연결된 소스와 제 2 공통모드 피드백 전압(CMFBO2)이 출력되는 드레인과 상기 드레인에 연결된 게이 트를 갖는다. NMOS 트랜지스터(MN12)는 PMOS 트랜지스터(MP13)의 게이트와 드레인에 공통 연결된 드레인과 공통모드 전압(VCOM)이 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN13)는 PMOS 트랜지스터(MP14)의 드레인에 연결된 드레인과 기준전압(VREF)이 인가되는 게이트를 갖는다. 전류원(IS8)은 NMOS 트랜지스터(MN12)의 드레인과 접지전압(GND) 사이에 연결된다. 전류원(IS9)은 NMOS 트랜지스터(MN13)의 드레인과 접지전압(GND) 사이에 연결된다. NMOS 트랜지스터(MN14)는 NMOS 트랜지스터(MN12)의 소스와 NMOS 트랜지스터(MN13)의 소스 사이에 연결되고, 제 2 게이트 제어신호(VGN)에 응답하여 저항 값이 변화한다.
이하, 도 12의 제 2 공통모드 피드백 회로(1700)의 동작을 설명한다.
공통모드 전압(VCOM)은 도 10의 공통모드 전압 발생회로(1200)에 의해 발생된 신호이다. 공통모드 전압(VCOM)은 차동 출력신호들(VOP, VON)의 공통모드 성분이 증가하거나 감소함에 따라서 변화한다. 도 12를 참조하면, 공통모드 전압(VCOM)이 기준전압(VREF)에 비해 증가하면 NMOS 트랜지스터(MN12)를 통해 흐르는 전류는 증가하고 NMOS 트랜지스터(MN12)를 통해 흐르는 전류는 감소한다. 따라서, 공통모드 피드백 전압(CMFBO2)이 증가한다. 공통모드 전압(VCOM)이 기준전압(VREF)에 비해 감소하면 NMOS 트랜지스터(MN12)를 통해 흐르는 전류는 감소하고 NMOS 트랜지스터(MN13)를 통해 흐르는 전류는 증가한다. 따라서, 공통모드 피드백 전압(CMFBO2)이 감소한다. 공통모드 피드백 전압(CMFBO2)이 증가하면, 도 10의 전류공급부(1150)에서 공급하는 전류가 감소한다. 따라서, 믹서 출력포트(6)의 제 1 단자(T1)의 전압이 감소한다. 공통모드 피드백 전압(CMFBO2)이 감소하면, 도 10의 전류공급 부(1150)에서 공급하는 전류가 증가한다. 따라서, 믹서 출력포트(6)의 제 1 단자(T1)의 전압이 증가한다. 즉, 제 2 공통모드 피드백 회로(1700)에 의해 공통모드 전압(VCOM)은 부궤환된다.
한편, NMOS 트랜지스터(MN11)는 저항으로서 기능을 하며 제 1 게이트 제어신호(VGP)에 응답하여 저항 값이 변화된다. NMOS 트랜지스터(MN11)는 저항으로서 동작하는 트라이오드(triode) 영역에서 동작하는 것이 바람직하다. 제 1 게이트 제어신호(VGP)의 변화에 따라 NMOS 트랜지스터(MN11)의 저항 값이 변화되고 회로의 루프 이득이 조절된다.
이하, 도 10 내지 도 12를 참조하여 본 발명의 제 4 실시예에 따른 IP2 교정회로의 동작을 설명한다.
도 10의 IP2 교정회로는 루프이득을 조절할 수 있는 공통모드 피드백 회로를 2 개(1600, 1700) 구비하고 있다. 공통모드 전압 발생회로(1200)에 의해 출력포트(6)의 단자들(T1, T2)의 전압의 변동에 따라 변화하는 공통모드 전압(VCOM)이 발생된다. 제 1 공통모드 피드백 회로(1600)에 의해 공통모드 전압(VCOM)이 부궤환되고 출력포트(6)의 단자(T1) 상의 전압이 안정화된다. 또한, 제 1 공통모드 피드백 회로(1600)는 제 1 게이트 제어신호(VGP)에 응답하여 변화하는 이득을 가지며 출력포트(6)의 단자(T1)의 임피던스를 조절한다. 제 2 공통모드 피드백 회로(1700)에 의해 공통모드 전압(VCOM)이 부궤환되고 출력포트(6)의 단자(T2) 상의 전압이 안정화된다. 또한, 제 2 공통모드 피드백 회로(1700)는 제 2 게이트 제어신호(VGN)에 응답하여 변화하는 이득을 가지며 출력포트(6)의 단자(T2)의 임피던스를 조절한다. 도 10의 IP2 교정회로에서 게이트 제어신호들(VGP, VGN)은 IM2 교정신호일 수 있다.
따라서, 본 발명의 제 4 실시예에 따른 IP2 교정회로는 공통모드 피드백 회로의 이득을 조절하여 믹서의 출력단자의 임피던스를 조절함으로써 IM2의 출력전압을 최소화할 수 있고 IP2를 최대화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 IP2 교정회로는 공통모드 피드백 회로의 이득을 조절하여 IM2의 출력 전압을 최소화하고 IP2를 최대화할 수 있다. 또한, 본 발명에 따른 IP2 교정회로는 반도체 집적회로의 구현시 반도체 웨이퍼 상에서 차지하는 면적이 적다.

Claims (28)

  1. 무선 입력신호를 기저대역의 신호로 직접 변환하기 위한 믹서;
    상기 믹서의 출력포트의 공통모드 전압을 검출하고 상기 검출된 공통모드 전압을 부궤환시키고 공통모드 피드백 전압을 발생시키는 제 1 공통모드 피드백 회로;
    상기 출력포트의 상기 공통모드 전압을 검출하고 게이트 제어신호에 응답하여 변화하는 루프 이득을 갖고, 상기 출력포트의 어느 한 단자의 임피던스를 변화시키는 제 2 공통모드 피드백 회로; 및
    상기 공통모드 피드백 전압에 응답하여 상기 믹서의 상기 출력포트에 변화하는 전류를 공급하는 전류공급 회로를 구비하는 것을 특징으로 하는 IP2 (Second Intercept Point) 교정회로.
  2. 제 1 항에 있어서, 상기 게이트 제어신호는
    IM2 (2차 IMD, Intermodulation Distortion) 교정신호인 것을 특징으로 하는 IP2 교정회로.
  3. 제 1 항에 있어서, 상기 IP2 교정회로는
    상기 출력포트의 제 1 단자로부터 제 1 출력신호를 수신하고 상기 출력포트의 제 2 단자로부터 제 2 출력신호를 수신하여 상기 공통모드 전압을 발생시키는 공통모드 전압 발생회로를 더 구비하는 것을 특징으로 하는 IP2 교정회로.
  4. 제 3 항에 있어서, 상기 공통모드 전압 발생회로는
    상기 출력포트의 상기 제 1 단자와 상기 제 2 단자 사이에 직렬 연결된 제 1 저항 및 제 2 저항을 포함하고 상기 제 1 저항과 상기 제 2 저항의 연결점에서 상기 공통모드 전압이 발생되는 것을 특징으로 하는 IP2 교정회로.
  5. 제 3 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    상기 게이트 제어신호에 응답하여 상기 출력포트의 상기 제 1 단자의 임피던스를 변화시키는 것을 특징으로 하는 IP2 교정회로.
  6. 제 5 항에 있어서, 상기 제 1 공통모드 피드백 회로는
    제 1 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 전원전압에 연결된 소스와 상기 공통모드 피드백 전압이 출력되는 드레인과 상기 드레인에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 게이트와 드레인에 공통 연결된 드레인과 상기 공통모드 전압이 인가되는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 드레인과 기준전압이 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스의 공통 노드와 제 2 전원전압 사이에 연결된 전류원을 구비하는 것을 특징으로 하는 IP2 교정회로.
  7. 제 5 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 1 전류원;
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 2 전류원;
    상기 제 1 전류원의 제 2 단자에 연결된 소스와 기준전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 전류원의 제 2 단자에 연결된 소스와 상기 공통모드 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 출력포트의 상기 제 1 단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 상기 제 2 전원전압에 연결된 소스를 갖는 제 3 NMOS 트랜지스터; 및
    상기 제 1 전류원의 상기 제 2 단자와 상기 제 2 전류원의 상기 제 2 단자 사이에 연결되고 상기 게이트 제어신호에 응답하여 저항 값이 변화하는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  8. 제 5 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 1 전류원;
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 2 전류원;
    상기 제 1 전류원의 제 2 단자에 연결된 소스와 기준전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 전류원의 제 2 단자에 연결된 소스와 상기 공통모드 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 공통 연결된 컬렉터와 베이스 및 제 2 전원전압에 연결된 에미터를 갖는 제 1 NPN 트랜지스터;
    상기 제 1 NPN 트랜지스터의 베이스에 연결된 베이스와 상기 제 2 전원전압에 연결된 에미터와 상기 출력포트의 상기 제 1 단자에 연결된 컬렉터를 갖는 제 2 NPN 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 컬렉터와 베이스 및 상기 제 2 전원전압에 연결된 소스를 갖는 제 3 NPN 트랜지스터; 및
    상기 제 1 전류원의 상기 제 2 단자와 상기 제 2 전류원의 상기 제 2 단자 사이에 연결되고 상기 게이트 제어신호에 응답하여 저항 값이 변화하는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  9. 제 5 항에 있어서, 상기 전류공급 회로는
    전원전압과 상기 출력포트의 상기 제 1 단자 사이에 연결되고 상기 공통모드 피드백 전압의 제어하에 변화하는 전류를 상기 출력포트의 상기 제 1 단자에 공급 하는 제 1 MOS 트랜지스터; 및
    상기 전원전압과 상기 출력포트의 상기 제 2 단자 사이에 연결되고 상기 공통모드 피드백 전압의 제어하에 변화하는 전류를 상기 출력포트의 상기 제 2 단자에 공급하는 제 2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  10. 제 3 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    상기 게이트 제어신호에 응답하여 상기 출력포트의 상기 제 2 단자의 임피던스를 변화시키는 것을 특징으로 하는 IP2 교정회로.
  11. 제 10 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 1 전류원;
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 2 전류원;
    상기 제 1 전류원의 제 2 단자에 연결된 소스와 기준전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 전류원의 제 2 단자에 연결된 소스와 상기 공통모드 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 출력포트의 상기 제 2 단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 상기 제 2 전원전압에 연결된 소스를 갖는 제 3 NMOS 트랜지스터; 및
    상기 제 1 전류원의 상기 제 2 단자와 상기 제 2 전류원의 상기 제 2 단자 사이에 연결되고 상기 게이트 제어신호에 응답하여 저항 값이 변화하는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  12. 제 10 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 1 전류원;
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 2 전류원;
    상기 제 1 전류원의 제 2 단자에 연결된 소스와 기준전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 전류원의 제 2 단자에 연결된 소스와 상기 공통모드 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 공통 연결된 컬렉터와 베이스 및 제 2 전원전압에 연결된 에미터를 갖는 제 1 NPN 트랜지스터;
    상기 제 1 NPN 트랜지스터의 베이스에 연결된 베이스와 상기 제 2 전원전압에 연결된 에미터와 상기 출력포트의 상기 제 2 단자에 연결된 컬렉터를 갖는 제 2 NPN 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 컬렉터와 베이스 및 상 기 제 2 전원전압에 연결된 소스를 갖는 제 3 NPN 트랜지스터; 및
    상기 제 1 전류원의 상기 제 2 단자와 상기 제 2 전류원의 상기 제 2 단자 사이에 연결되고 상기 게이트 제어신호에 응답하여 저항 값이 변화하는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  13. 무선 입력신호를 기저대역의 신호로 직접 변환하기 위한 믹서;
    상기 믹서의 출력포트의 공통모드 전압을 검출하고 상기 검출된 공통모드 전압을 부궤환시키고 공통모드 피드백 전압을 발생시키는 제 1 공통모드 피드백 회로;
    상기 출력포트의 상기 공통모드 전압을 검출하고 제 1 제어신호에 응답하여 변화하는 루프 이득을 갖고, 상기 출력포트의 제 1 단자의 임피던스를 변화시키는 제 2 공통모드 피드백 회로;
    상기 출력포트의 상기 공통모드 전압을 검출하고 제 2 제어신호에 응답하여 변화하는 루프 이득을 갖고, 상기 출력포트의 제 2 단자의 임피던스를 변화시키는 제 3 공통모드 피드백 회로;
    상기 공통모드 피드백 전압에 응답하여 상기 믹서의 상기 출력포트에 변화하는 전류를 공급하는 전류공급 회로를 구비하는 것을 특징으로 하는 IP2 교정회로.
  14. 제 13 항에 있어서, 상기 제 1 및 제 2 제어신호는
    IM2 교정신호인 것을 특징으로 하는 IP2 교정회로.
  15. 제 13 항에 있어서, 상기 IP2 교정회로는
    상기 출력포트의 제 1 단자로부터 제 1 출력신호를 수신하고 상기 출력포트의 제 2 단자로부터 제 2 출력신호를 수신하여 상기 공통모드 전압을 발생시키는 공통모드 전압 발생회로를 더 구비하는 것을 특징으로 하는 IP2 교정회로.
  16. 제 15 항에 있어서, 상기 공통모드 전압 발생회로는
    상기 출력포트의 상기 제 1 단자와 상기 제 2 단자 사이에 직렬 연결된 제 1 저항 및 제 2 저항을 포함하고 상기 제 1 저항과 상기 제 2 저항의 연결점에서 상기 공통모드 전압이 발생되는 것을 특징으로 하는 IP2 교정회로.
  17. 제 15 항에 있어서, 상기 제 1 공통모드 피드백 회로는
    제 1 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 전원전압에 연결된 소스와 상기 공통모드 피드백 전압이 출력되는 드레인과 상기 드레인에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 게이트와 드레인에 공통 연결된 드레인과 상기 공통모드 전압이 인가되는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 드레인과 기준전압이 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스의 공통 노드와 제 2 전원전압 사이에 연결된 전류원을 구비하는 것을 특징으로 하는 IP2 교정회로.
  18. 제 15 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 1 전류원;
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 2 전류원;
    상기 제 1 전류원의 제 2 단자에 연결된 소스와 기준전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 전류원의 제 2 단자에 연결된 소스와 상기 공통모드 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 출력포트의 상기 제 1 단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 상기 제 2 전원전압에 연결된 소스를 갖는 제 3 NMOS 트랜지스터; 및
    상기 제 1 전류원의 상기 제 2 단자와 상기 제 2 전류원의 상기 제 2 단자 사이에 연결되고 상기 제 1 제어신호에 응답하여 저항 값이 변화하는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  19. 제 15 항에 있어서, 상기 제 3 공통모드 피드백 회로는
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 1 전류원;
    제 1 전원전압에 제 1 단자가 연결되어 있는 제 2 전류원;
    상기 제 1 전류원의 제 2 단자에 연결된 소스와 기준전압이 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 전류원의 제 2 단자에 연결된 소스와 상기 공통모드 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 제 2 전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 출력포트의 상기 제 2 단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트 및 상기 제 2 전원전압에 연결된 소스를 갖는 제 3 NMOS 트랜지스터; 및
    상기 제 1 전류원의 상기 제 2 단자와 상기 제 2 전류원의 상기 제 2 단자 사이에 연결되고 상기 제 2 제어신호에 응답하여 저항 값이 변화하는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  20. 무선 입력신호를 기저대역의 신호로 직접 변환하기 위한 믹서;
    상기 출력포트의 상기 공통모드 전압을 검출하여 부궤환시키고, 제 1 제어신호에 응답하여 변화하는 루프 이득을 갖고, 제 1 공통모드 피드백 전압을 발생시키는 제 1 공통모드 피드백 회로;
    상기 출력포트의 상기 공통모드 전압을 검출하여 부궤환시키고, 제 2 제어신호에 응답하여 변화하는 루프 이득을 갖고, 제 2 공통모드 피드백 전압을 발생시키는 제 2 공통모드 피드백 회로; 및
    상기 제 1 및 제 2 공통모드 피드백 전압에 응답하여 상기 믹서의 상기 출력포트에 변화하는 전류를 공급하는 전류공급 회로를 구비하는 것을 특징으로 하는 IP2 교정회로.
  21. 제 20 항에 있어서, 상기 제 1 및 제 2 제어신호는
    IM2 교정신호인 것을 특징으로 하는 IP2 교정회로.
  22. 제 20 항에 있어서, 상기 IP2 교정회로는
    상기 출력포트의 제 1 단자로부터 제 1 출력신호를 수신하고 상기 출력포트의 제 2 단자로부터 제 2 출력신호를 수신하여 상기 공통모드 전압을 발생시키는 공통모드 전압 발생회로를 더 구비하는 것을 특징으로 하는 IP2 교정회로.
  23. 제 22 항에 있어서, 상기 공통모드 전압 발생회로는
    상기 출력포트의 상기 제 1 단자와 상기 제 2 단자 사이에 직렬 연결된 제 1 저항 및 제 2 저항을 포함하고 상기 제 1 저항과 상기 제 2 저항의 연결점에서 상기 공통모드 전압이 발생되는 것을 특징으로 하는 IP2 교정회로.
  24. 제 22 항에 있어서, 상기 제 1 공통모드 피드백 회로는
    제 1 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 전원전압에 연결된 소스와 상기 제 1 공통모드 피드백 전압이 출력되는 드레인과 상기 드레인에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 게이트와 드레인에 공통 연결된 드레인과 상기 공통모드 전압이 인가되는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 드레인과 기준전압이 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소스와 제 2 전원전압 사이에 연결된 제 1 전류원;
    상기 제 2 NMOS 트랜지스터의 소스와 상기 제 2 전원전압 사이에 연결된 제 2 전류원; 및
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스 사이에 연결되고 상기 제 1 제어신호에 응답하여 저항 값이 변화하는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  25. 제 22 항에 있어서, 상기 제 2 공통모드 피드백 회로는
    제 1 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 전원전압에 연결된 소스와 상기 공통모드 피드백 전류가 출력되는 드레인과 상기 드레인에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 게이트와 드레인에 공통 연결된 드레인과 상기 공통모드 전압이 인가되는 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 드레인과 기준전압이 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소스와 제 2 전원전압 사이에 연결된 제 1 전류원;
    상기 제 2 NMOS 트랜지스터의 소스와 상기 제 2 전원전압 사이에 연결된 제 2 전류원; 및
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스 사이에 연결되고 상기 제 1 제어신호에 응답하여 저항 값이 변화하는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  26. 제 25 항에 있어서, 상기 전류공급 회로는
    전원전압과 상기 출력포트의 상기 제 1 단자 사이에 연결되고 상기 제 1 공통모드 피드백 전압의 제어하에 변화하는 전류를 상기 출력포트의 상기 제 1 단자에 공급하는 제 1 MOS 트랜지스터; 및
    상기 전원전압과 상기 출력포트의 상기 제 2 단자 사이에 연결되고 상기 제 2 공통모드 피드백 전압의 제어하에 변화하는 전류를 상기 출력포트의 상기 제 2 단자에 공급하는 제 2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 IP2 교정회로.
  27. 믹서 출력포트의 공통모드 전압을 검출하여 부궤환시키고 공통모드 피드백 전압을 발생시키는 단계;
    상기 믹서 출력포트의 상기 공통모드 전압을 검출하는 단계;
    게이트 제어신호에 응답하여 루프 이득을 변화시키는 단계;
    상기 믹서 출력포트의 어느 한 단자의 임피던스를 변화시키는 단계; 및
    상기 공통모드 피드백 전압에 응답하여 상기 믹서 출력포트에 변화하는 전류를 공급하는 단계를 구비하는 것을 특징으로 하는 IP2 교정방법.
  28. 제 27 항에 있어서, 상기 게이트 제어신호는
    IM2 교정신호인 것을 특징으로 하는 IP2 교정방법.
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