KR100632042B1 - Method for forming metal layer of semiconductor device - Google Patents

Method for forming metal layer of semiconductor device Download PDF

Info

Publication number
KR100632042B1
KR100632042B1 KR1020020019196A KR20020019196A KR100632042B1 KR 100632042 B1 KR100632042 B1 KR 100632042B1 KR 1020020019196 A KR1020020019196 A KR 1020020019196A KR 20020019196 A KR20020019196 A KR 20020019196A KR 100632042 B1 KR100632042 B1 KR 100632042B1
Authority
KR
South Korea
Prior art keywords
metal material
forming
seal
hole
semiconductor substrate
Prior art date
Application number
KR1020020019196A
Other languages
Korean (ko)
Other versions
KR20030080525A (en
Inventor
황규호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020019196A priority Critical patent/KR100632042B1/en
Publication of KR20030080525A publication Critical patent/KR20030080525A/en
Application granted granted Critical
Publication of KR100632042B1 publication Critical patent/KR100632042B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Abstract

본 발명은 CMP 공정 중에 비아 스크라이브 실 도는 하부막에 흡수된 수분을 효과적으로 배출할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 비아를 디파인할 때 다이 실을 도랑 형태로 디파인하고 금속 배선을 다이 실 위로 지나가게 하여 반도체 소자를 제조하는 전술한 종래 방법과는 달리, 비아홀을 형성하고 전면에 금속 물질을 형성한 후 식각 공정을 통해 비아 스크라이브 실의 위에 존재하는 금속 물질의 일부를 제거하여 배출용 오픈 영역을 형성함으로써, 후속하는 열처리 공정 중에 비아 스크라이브 실에 존재하거나 혹은 하부막에 흡수된 수분이 배출용 오픈 영역을 통해 배출되도록 하기 때문에, 종래 방법에서와 같이 브리스터로 인해 셀 내에 플레이크 파티클이 발생하는 것을 억제할 수 있으며, 이를 통해 제품의 전기적 특성 및 신뢰도를 현저하게 증진시킬 수 있는 것이다.The present invention allows the via scribe seal to effectively drain off the moisture absorbed by the underlying film during the CMP process. To this end, the present invention defines a finely divided die seal in the form of a groove when the via is defined and a metal wire over the die seal. Unlike the above-described conventional method of manufacturing a semiconductor device by passing through, a via hole is formed and a metal material is formed on the front surface, and then, through the etching process, a part of the metal material existing on the via scribe seal is removed to remove the open area. By forming a flake particle in the cell due to the blister, as in the conventional method, because the water present in the via scribe seal or absorbed in the underlying film is discharged through the discharge open area during the subsequent heat treatment process. The electrical characteristics and reliability of the product. It can significantly increase.

비아홀, 비아 스크라이브 실, 브리스터, 플레이크 파티클Via Hole, Via Scribe Seal, Blister, Flake Particle

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING METAL LAYER OF SEMICONDUCTOR DEVICE

도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 반도체 기판 상에 금속 배선을 형성하는 과정을 도시한 공정 순서도,1A to 1E are process flowcharts illustrating a process of forming metal wires on a semiconductor substrate according to a preferred embodiment of the present invention;

도 2는 본 발명에 따라 반도체 기판 상에 금속 배선을 형성한 구조의 평면도,2 is a plan view of a structure in which metal wirings are formed on a semiconductor substrate according to the present invention;

도 3은 종래 방법에 따라 다이 실을 도랑 형태로 디파인하는 방식으로 반도체 기판 상에 금속 배선을 형성한 구조의 단면도,3 is a cross-sectional view of a structure in which a metal wiring is formed on a semiconductor substrate by dipping a die seal into a trench according to a conventional method;

도 4a 및 4b는 종래 방법에 따라 반도체 기판 상에 금속 배선을 형성할 때 브리스터와 플레이크가 발생한 예를 촬영한 도면.4A and 4B are photographs showing an example in which a blister and a flake are generated when a metal wiring is formed on a semiconductor substrate according to a conventional method.

본 발명은 반도체 소자의 제조 기법에 관한 것으로, 더욱 상세하게는 반도체 소자의 기판 상에 비아홀과 접속되는 금속 배선을 형성하는데 적합한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a method for forming a metal wiring of a semiconductor device suitable for forming a metal wiring connected to a via hole on a substrate of the semiconductor device.

잘 알려진 바와 같이, 반도체 소자는 여러 가지 공정, 예를 들면 증착 공정, 산화 공정, 포토리쏘그라피 공정(PR 도포 공정, 노광 공정, 현상 공정), 식각 공정, 세정 공정, 린스 공정, 도핑 공정, 어닐링 공정 등과 같은 여러 가지 공정들을 선택적 혹은 반복적으로 수행함으로써 제조되는데, 이러한 반도체 소자에는 다수개의 트랜지스터들과 각 트랜지스터의 전극들을 전기적으로 연결하는 금속 배선들이 채용되고 있다.As is well known, semiconductor devices have various processes such as deposition process, oxidation process, photolithography process (PR coating process, exposure process, developing process), etching process, cleaning process, rinse process, doping process, annealing It is manufactured by selectively or repeatedly performing various processes such as a process, and the like, and a plurality of transistors and metal wirings for electrically connecting the electrodes of each transistor are employed in the semiconductor device.

한편, 금속 배선들은 콘택홀 또는 비아홀 등을 통해 각 접점(소오스, 드레인, 게이트, 커패시터 등)들과 전기적으로 접속된다. 여기에서, 비아홀 또는 콘택홀은 대상 접점 또는 하부 금속 배선의 상부에 절연막(산화막 등)을 형성하고, 식각 마스크를 이용하는 식각 공정을 통해 대상 접점 또는 하부 금속 배선의 상부 일부를 노출시키는 홀을 형성하고, 이 홀을 금속으로 매립하는 방식으로 형성한다.Meanwhile, the metal wires are electrically connected to the respective contacts (source, drain, gate, capacitor, etc.) through contact holes or via holes. Here, the via hole or the contact hole forms an insulating film (oxide film, etc.) on the target contact or the lower metal wiring, and forms a hole for exposing the upper portion of the target contact or the lower metal wiring through an etching process using an etching mask. The hole is formed by burying metal.

이때, 비아를 디파인(define)할 때 다이 실(Die seal)을 도랑 형태로 디파인하고 금속 배선을 다이 실 위로 지나가게 하여 진행한다. 그 결과, 도 4a에 도시된 바와 같이, 금속 배선(402) 하부에 비아 스크라이브 실(도시 생략)이 존재하게 된다. 도 4a에서 참조번호 404는 스크라이브 라인을 나타낸다.At this time, when defining the via, the die seal is dipped into a groove shape and the metal wiring passes over the die seal. As a result, as shown in FIG. 4A, a via scribe seal (not shown) exists under the metal wiring 402. In FIG. 4A, reference numeral 404 denotes a scribe line.

즉, 도 3은 종래 방법에 따라 다이 실을 도랑 형태로 디파인하는 방식으로 비아홀을 통해 하부 접점과 금속 배선간을 전기적으로 접속시키는 구조를 보여준다.That is, FIG. 3 illustrates a structure in which the die contact is electrically connected between the lower contact point and the metal wire through the via hole in a manner of dividing the die seal into a trench according to the conventional method.

도 3을 참조하면, 하부 접점(302)이 형성된 반도체 기판의 전면에 후막의 산화막(304)을 형성하고, 식각 마스크를 이용하는 식각 공정을 통해 산화막(304)의 일부를 제거하여 하부 접점(302)의 상부 일부를 노출시키는 홀을 형성하고, 다시 전면에 Ti 등으로 된 박막의 접합층(306)을 형성하며, 홀을 완전히 매립하는 형태로 W 등의 금속 물질(전도성 물질)을 형성(증착)한다.Referring to FIG. 3, an oxide film 304 of a thick film is formed on an entire surface of a semiconductor substrate on which the lower contact 302 is formed, and a portion of the oxide film 304 is removed through an etching process using an etching mask to remove the lower contact 302. Forming a hole exposing a portion of the upper portion, forming a bonding layer 306 of a thin film made of Ti or the like on the front surface, and forming a metal material (conductive material) such as W in the form of completely filling the hole (deposition) do.

다음에, CMP 등의 방법을 이용하여 산화막(304)의 상부에 형성된 접합층(306)의 상부가 노출될 때까지 금속 물질을 제거함으로써 전도성 물질로 채워진 비아홀(308)을 완성한다.Next, the via hole 308 filled with the conductive material is completed by removing the metal material until the top of the bonding layer 306 formed on the oxide film 304 is exposed using a method such as CMP.

이어서, 반도체 기판의 상부 전면에 걸쳐 Al, Cu 또는 복합 물질 등을 금속 물질과 TiN 등의 확산 장벽 물질을 순차 적층하고, 식각 마스크를 이용하는 식각 공정을 통해 패터닝한 후 열처리 공정을 수행함으로써 금속 배선(310)과 확산 장벽층(312)을 완성한다.Subsequently, Al, Cu, or a composite material and the like are sequentially stacked on the upper surface of the semiconductor substrate, a metal material and a diffusion barrier material such as TiN, and patterned through an etching process using an etching mask, followed by heat treatment. 310 and diffusion barrier layer 312 are completed.

한편, 홀을 매립하는 전도성 물질(W)을 CMP할 때, 하부의 있는 Ti가 수분 등을 쉽게 흡수하게 되며, 이와 같이 Ti에 흡수된 수분들이 금속 물질 증착 후의 가스 배출 공정에서 배출되지 않고 잔류하게 되어, 후속의 열처리 공정에서, 일 예로서 도 4a에 도시된 바와 같이, 상부 막을 뚫고 나오는 브리스터(Blister)(406)가 유발, 즉 비아 스크라이브 실이 존재하는 다이 경계 면에서 브리스터(406)가 발생하게 된다.On the other hand, when the CMP of the conductive material (W) to fill the hole, Ti in the lower portion easily absorbs moisture, etc. As such, the moisture absorbed in Ti is retained without being discharged in the gas discharge process after metal material deposition. In a subsequent heat treatment process, for example, as shown in FIG. 4A, a blister 406 breaking through the top membrane is caused, ie, the blister 406 at the die interface at which the via scribe seal is present. Will occur.

그 결과, 일 예로서 도 4b에 도시된 바와 같이, 셀 내에 플레이크 파티클(Flake particle)(404)이 발생하게 되는 문제가 있으며, 이러한 문제는 결국 제품의 전기적 특성 및 신뢰도를 현격하게 저하시키는 요인으로 작용하고 있는 실정이다.As a result, as an example, as shown in FIG. 4B, there is a problem that flake particles (404) are generated in the cell, and this problem is a factor that significantly reduces the electrical characteristics and reliability of the product. It's working.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, CMP 공정 중에 비아 스크라이브 실 도는 하부막에 흡수된 수분을 효과적으로 배출할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of effectively discharging moisture absorbed into a lower layer of a via scribe during the CMP process. .

상기 목적을 달성하기 위하여 본 발명은, 금속 배선간을 연결하는 비아홀을 갖는 반도체 소자를 제조하는 방법에 있어서, 내부에 전도성의 하부 접점이 형성된 반도체 기판 상에 후막의 절연막을 형성한 후, 식각 공정을 수행하여 상기 절연막의 일부를 선택적으로 제거함으로써, 상기 하부 접점의 상부 일부를 노출시키는 홀을 형성하는 과정; 상기 반도체 기판의 전면에 박막의 접합층을 형성하는 과정; 상기 반도체 기판의 전면에 상기 홀을 완전히 매립하는 형태로 후막의 제1금속 물질을 형성하는 과정; CMP 공정을 통해 상기 홀에 매립된 제1금속 물질 이외의 제1금속 물질을 제거함으로써, 상기 제1금속 물질로 매립된 비아홀을 형성하는 과정; 상기 반도체 기판상에 형성된 비아 스크라이브 실의 상부에 제2금속 물질을 형성하는 과정; 및 식각 공정을 통해 상기 비아 스크라이브 실 위에 존재하는 상기 제2금속 물질의 일부를 선택적으로 제거하여 상기 접합층의 상부 일부를 노출시킴으로써, 배출용 오픈 영역을 형성하는 과정으로 이루어진 반도체 소자의 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device having a via hole connecting the metal wiring, the etching process after forming an insulating film of a thick film on a semiconductor substrate having a conductive lower contact therein Selectively removing a portion of the insulating layer to form a hole exposing an upper portion of the lower contact; Forming a bonding layer of a thin film on the front surface of the semiconductor substrate; Forming a first metal material of a thick film in a form of completely filling the hole on the front surface of the semiconductor substrate; Forming a via hole buried in the first metal material by removing a first metal material other than the first metal material buried in the hole through a CMP process; Forming a second metal material on the via scribe seal formed on the semiconductor substrate; And selectively removing a portion of the second metal material on the via scribe seal through an etching process to expose a portion of the upper portion of the bonding layer, thereby forming an open region for discharging, forming a metal wiring of the semiconductor device. Provide a method.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하 게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 반도체 기판 상에 금속 배선을 형성하는 과정을 도시한 공정 순서도이다.1A to 1E are process flowcharts illustrating a process of forming metal wires on a semiconductor substrate in accordance with a preferred embodiment of the present invention.

도 1a를 참조하면, 하부 접점(102)이 형성된 반도체 기판 상에 후막의 절연막(예를 들면, 산화막)(104)을 형성하고, 도시 생략된 식각 마스크를 이용하는 식각 공정을 통해 절연막(104)의 일부를 선택적으로 제거함으로써 하부 접점(102)의 상부 일부를 노출시키는 홀(108)을 형성한다.Referring to FIG. 1A, an insulating film (for example, an oxide film) 104 of a thick film is formed on a semiconductor substrate on which a lower contact 102 is formed, and an etching process using an etching mask (not shown) is performed to form an insulating film 104. Selectively removing a portion forms a hole 108 exposing the upper portion of the lower contact 102.

다음에, 도 1b에 도시된 바와 같이, 스퍼터링 등에 의한 화학 기상 증착법(CVD) 등을 이용하여 반도체 기판의 전면에 박막의 접합층(106)을 형성하고, 다시 반도체 기판의 전면에 홀(108)을 완전히 매립하는 형태로 전도성의 금속 물질(110a)을 형성한다. 여기에서, 접합층(106)으로는 Ti 등이 사용될 수 있고, 금속 물질(110a)로는 Al, Cu 또는 복합 물질 등이 사용될 수 있다.Next, as shown in FIG. 1B, a thin film bonding layer 106 is formed on the entire surface of the semiconductor substrate using chemical vapor deposition (CVD) or the like by sputtering, and the hole 108 is formed on the entire surface of the semiconductor substrate. It forms a conductive metal material (110a) in a form that completely fills the. Here, Ti or the like may be used as the bonding layer 106, and Al, Cu, or a composite material may be used as the metal material 110a.

이어서, CMP 등의 방법을 이용하여 절연막(104)의 상부에 형성된 접합층(106)의 상부가 노출될 때까지 금속 물질(110a)을 평탄하게 제거함으로써, 도 1c에 도시된 바와 같이, 전도성 물질로 채워진 비아홀(110)을 형성한다.Subsequently, the metal material 110a is flatly removed until the upper portion of the bonding layer 106 formed on the insulating film 104 is exposed using a method such as CMP, thereby as shown in FIG. 1C. Form the via hole 110 filled with.

그런 다음, 증착 공정을 순차 수행하여, 도 1d에 도시된 바와 같이, 비아홀(110)이 형성된 반도체 기판의 전면에 금속 물질(112)과 확산 장벽 물질(114)을 순차 적층한다.Then, the deposition process is performed sequentially, as shown in FIG. 1D, the metal material 112 and the diffusion barrier material 114 are sequentially stacked on the entire surface of the semiconductor substrate on which the via holes 110 are formed.

마지막으로, 도시 생략된 식각 마스크를 이용하는 식각 공정을 수행하여 확산 장벽 물질(112)과 금속 물질(114)의 일부, 즉 도시 생략된 비아 스크라이브 실 의 위에 존재하는 금속 물질(확산 장벽 물질(112)과 금속 물질(114))의 일부를 제거함으로써, 도시 생략된 비아 스크라이브 실의 위에 존재하는 금속 물질에 배출용 오픈 영역(116)을 형성하는 방식으로 반도체 소자의 금속 배선 공정을 완료한다. 즉, 본 발명에서는 비아 에치시에 다이 테두리 또는 경계부분을 디파인하면서 생긴 부분(즉, 비아 스크라이브 실)의 상부 금속 물질을 부분적으로 제거하여 배출용 오픈 영역(116)을 형성한다.Finally, an etching process using an etch mask, not shown, may be performed to form a portion of the diffusion barrier material 112 and the metal material 114, that is, a metal material present on the via scribe seal, not shown (diffusion barrier material 112). And a portion of the metal material 114 are completed, thereby completing the metal wiring process of the semiconductor device in such a manner as to form the open area 116 for discharge in the metal material existing on the via scribe seal, not shown. That is, the present invention partially removes the upper metal material of the portion (i.e., via scribe seal) formed while defining the die rim or boundary at the time of via etch to form the open area 116 for discharge.

여기에서, 비아 스크라이브 실의 위에 존재하는 금속 물질을 선택적으로 제거하여 상부에 배출용 오픈 영역(116)을 형성하는 것은 홀에 금속 물질을 매립한 후에 행해지는 CMP 공정 중에 비아 스크라이브 실(도시 생략) 또는 접합층(106)에 흡수된 수분 등이 원활하게 배출되도록 하기 위해서이며, 이것은 후속하는 열처리 공정 중에 상부 막을 뚫고 나오는 브리스터(Blister)가 생겨 셀 내에 플레이크 파티클(Flake particle)이 발생하는 것을 억제하기 위해서이다.Here, selectively removing the metal material present on the via scribe seal to form the open area 116 for discharge thereon is a via scribe seal (not shown) during the CMP process performed after the metal material is embedded in the hole. In order to smoothly discharge moisture or the like absorbed into the bonding layer 106, this suppresses the occurrence of flake particles in the cell due to the formation of a blister that penetrates the upper layer during the subsequent heat treatment process. To do that.

한편, 비아 스크라이브 실의 위에 존재하는 금속 물질을 선택적으로 제거하여 형성한 배출용 오픈 영역(116)의 구조는, 예를 들면 도 2에 도시된 바와 같이, 대략 사각 형상(즉, 그 폭이 적어도 비아홀(110)의 폭보다 큰 사각 형상)으로 형성할 수 있으나 하부막에 흡수된 수분의 배출을 원활하게만 할 수 있다면 사각 구조가 아닌 다른 구조(예를 들면, 원형 구조 등)로 형성하더라도 무방하다.On the other hand, the structure of the discharge open area 116 formed by selectively removing the metal material existing on the via scribe seal is, for example, as shown in FIG. Square shape larger than the width of the via hole 110), but may be formed in a structure other than the rectangular structure (for example, a circular structure) if the water absorbed in the lower layer can be smoothly discharged. Do.

다른 한편, 본 발명의 바람직한 실시 예에서는 비아 스크라이브 실이 형성된 반도체 기판 상에 형성된 하나의 금속층에 대해 적용하는 것으로 하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 필요 또는 용도에 따라 두 개 또 는 그 이상의 금속층에 적용하는 것이 가능함은 물론이다.On the other hand, in the preferred embodiment of the present invention has been described as to apply to one metal layer formed on the semiconductor substrate on which the via scribe seal is formed, the present invention is not necessarily limited to this, two or more depending on the need or use Of course, it is possible to apply to more metal layers.

이상 설명한 바와 같이 본 발명에 따르면, 비아를 디파인할 때 다이 실을 도랑 형태로 디파인하고 금속 배선을 다이 실 위로 지나가게 하여 반도체 소자를 제조하는 전술한 종래 방법과는 달리, 비아홀을 형성하고 전면에 금속 물질을 형성한 후 식각 공정을 통해 비아 스크라이브 실의 위에 존재하는 금속 물질의 일부를 제거하여 배출용 오픈 영역을 형성함으로써, 후속하는 열처리 공정 중에 비아 스크라이브 실에 존재하거나 혹은 하부막에 흡수된 수분이 배출용 오픈 영역을 통해 배출되도록 하기 때문에, 종래 방법에서와 같이 브리스터로 인해 셀 내에 플레이크 파티클이 발생하는 것을 억제할 수 있으며, 이를 통해 제품의 전기적 특성 및 신뢰도를 현저하게 증진시킬 수 있다.As described above, according to the present invention, unlike the above-described conventional method of manufacturing a semiconductor device by dicing a die seal into a groove when dividing a via and passing a metal wiring over the die seal, a via hole is formed on the front surface. After forming the metal material, the etching process removes a part of the metal material present on the via scribe chamber to form an open area for discharging, so that the water present in the via scribe chamber or absorbed in the underlying film during the subsequent heat treatment process. Since it is to be discharged through the discharge open area, it is possible to suppress the generation of flake particles in the cell due to the brister as in the conventional method, thereby significantly improving the electrical properties and reliability of the product.

Claims (2)

금속 배선간을 연결하는 비아홀을 갖는 반도체 소자를 제조하는 방법에 있어서,In the method for manufacturing a semiconductor device having a via hole connecting between metal wirings, 내부에 전도성의 하부 접점이 형성된 반도체 기판 상에 후막의 절연막을 형성한 후, 식각 공정을 수행하여 상기 절연막의 일부를 선택적으로 제거함으로써, 상기 하부 접점의 상부 일부를 노출시키는 홀을 형성하는 과정;Forming an insulating film of a thick film on a semiconductor substrate having a conductive lower contact formed therein, and then selectively removing a portion of the insulating film by performing an etching process to form a hole exposing an upper portion of the lower contact; 상기 반도체 기판의 전면에 박막의 접합층을 형성하는 과정;Forming a bonding layer of a thin film on the front surface of the semiconductor substrate; 상기 반도체 기판의 전면에 상기 홀을 완전히 매립하는 형태로 후막의 제1금속 물질을 형성하는 과정;Forming a first metal material of a thick film in a form of completely filling the hole on the front surface of the semiconductor substrate; CMP 공정을 통해 상기 홀에 매립된 제1금속 물질 이외의 제1금속 물질을 제거함으로써, 상기 제1금속 물질로 매립된 비아홀을 형성하는 과정;Forming a via hole buried in the first metal material by removing a first metal material other than the first metal material buried in the hole through a CMP process; 상기 반도체 기판상에 형성된 비아 스크라이브 실의 상부에 제2금속 물질을 형성하는 과정; 및Forming a second metal material on the via scribe seal formed on the semiconductor substrate; And 식각 공정을 통해 상기 비아 스크라이브 실 위에 존재하는 상기 제2금속 물질의 일부를 선택적으로 제거하여 상기 접합층의 상부 일부를 노출시킴으로써, 배출용 오픈 영역을 형성하는 과정으로 이루어진 반도체 소자의 금속 배선 형성 방법.Forming an open area for discharging by selectively removing a portion of the second metal material on the via scribe seal through an etching process to expose a portion of the upper portion of the bonding layer, thereby forming an open region for discharging the metal wiring . 제 1 항에 있어서, 상기 배출용 오픈 영역은, 상기 비아의 폭보다 적어도 큰 폭을 갖는 사각 형상의 구조를 갖는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the discharge open area has a rectangular structure having a width that is at least greater than a width of the via.
KR1020020019196A 2002-04-09 2002-04-09 Method for forming metal layer of semiconductor device KR100632042B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020019196A KR100632042B1 (en) 2002-04-09 2002-04-09 Method for forming metal layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020019196A KR100632042B1 (en) 2002-04-09 2002-04-09 Method for forming metal layer of semiconductor device

Publications (2)

Publication Number Publication Date
KR20030080525A KR20030080525A (en) 2003-10-17
KR100632042B1 true KR100632042B1 (en) 2006-10-04

Family

ID=32378266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020019196A KR100632042B1 (en) 2002-04-09 2002-04-09 Method for forming metal layer of semiconductor device

Country Status (1)

Country Link
KR (1) KR100632042B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5076496B2 (en) * 2006-12-28 2012-11-21 Ｊｆｅスチール株式会社 Method and apparatus for cooling hot forged parts, and method for producing hot forged parts
KR101742176B1 (en) 2011-01-31 2017-05-31 삼성전자주식회사 Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR20030080525A (en) 2003-10-17

Similar Documents

Publication Publication Date Title
JP3582841B2 (en) Method for forming protective wall of semiconductor die and semiconductor die
CN1324676C (en) Self-aligned contacts to gates
KR100366632B1 (en) Semiconductor device for suppressing detachment of conducting layer and method thereof
CN104752329B (en) The forming method of interconnection structure
CN109994444B (en) Wafer bonding structure and manufacturing method thereof
CN103915372A (en) Forming method of semiconductor device
KR100632042B1 (en) Method for forming metal layer of semiconductor device
KR100465876B1 (en) Method for forming silicide wires of semiconductor element
US6858471B1 (en) Semiconductor substrate with trenches for reducing substrate resistance
US6780763B2 (en) Method for fabricating semiconductor device capable of improving gap-fill property
KR100571407B1 (en) Wiring manufacturing method of semiconductor element
US6521522B2 (en) Method for forming contact holes for metal interconnection in semiconductor devices
CN107346743A (en) Semiconductor structure and its manufacture method
JPH11111843A (en) Semiconductor integrated circuit device and its manufacture
KR100602093B1 (en) Semiconductor device and method of manufacturing the same
JP3552526B2 (en) Method for manufacturing conductor of semiconductor device
KR20100073351A (en) Method for forming butting contact of semiconductor device
KR100548527B1 (en) Method for forming interconnection
JP4348355B2 (en) Manufacturing method of semiconductor device
KR100254175B1 (en) Method of forming tungsten plug in semiconductor device
KR100507869B1 (en) Contact hole formation method of semiconductor device
TW506060B (en) Method for forming spacer
KR20110071267A (en) Metal interconnection of semiconductor device and method for manufacturing the same
KR20100078004A (en) Method for removing particle
KR100440267B1 (en) Method for forming metal interconnection of semiconductor device to improve metal interconnection filling characteristic in via hole and prevent void

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee