KR100625813B1

KR100625813B1 - 신호 라인의 로드를 입력보호회로로 활용하는 반도체장치의 회로 배치 방법

Info

Publication number: KR100625813B1
Application number: KR1020000036833A
Authority: KR
Inventors: 유기형; 김관언
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-06-30
Filing date: 2000-06-30
Publication date: 2006-09-20
Also published as: KR20020002609A

Abstract

본 발명은 반도체 장치의 외부의 입력신호를 칩 내부로 입력시킬 때 입력보호회로와 입력 버퍼의 구조를 개선함으로써 속도의 향상과 전력 소모의 절감을 실현할 수 있는 회로 배치 방법에 관한 것으로 고속동작을 가능하게 하고 데이터 억세스 시간을 빠르게 할 수 있는 입력 구조를 갖는 반도체 장치의 회로 배치 방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 패드로부터 입력되는 신호를 입력버퍼로 전달하되, 외부의 정전기로부터 칩 내부를 보호하기 위한 ESD회로부와, 상기 ESD회로부를 통해 입력된 신호를 버퍼링하기 위한 입력버퍼와, 상기 입력버퍼의 신호를 전달받는 래치를 구비하는 반도체장치에 있어서, 상기 입력버퍼와 상기 래치는 상대적으로 짧은 신호라인에 의해 인접하여 배치 구성되고, 상기 ESD회로부와 상기 입력버퍼는 상대적으로 긴 신호라인을 통해 배치 구성됨을 특징으로 한다.

ESD회로부, 입력버퍼, 래치, 디코더부

Description

신호 라인의 로드를 입력보호회로로 활용하는 반도체 장치의 회로 배치 방법{Circuit placement method of semiconductor device using signal line loading as ESD circuit}

도1은 종래 기술의 입력 구조에 관한 블럭도,

도2는 종래기술의 입력구조에 대한 또 다른 블럭도,

도3은 종래 기술의 ESD회로부에 대한 상세한 회로도,

도4는 본 발명의 입력 구조에 대한 블럭도,

도5는 본 발명의 ESD회로부에 대한 상세한 회로도,

도6은 본 발명의 ESD회로부의 다른 실시예를 도시한 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

410 : 패드 430 : ESD회로부

450 : 입력버퍼 470 : 래치부

본 발명은 반도체 장치에 관한 것으로, 특히 외부의 입력신호를 칩 내부로 입력시킬 때 입력보호회로와 입력 버퍼의 구조를 개선함으로써 속도의 향상과 전력 소모의 절감을 실현할 수 있는 반도체 장치의 회로 배치 방법에 관한 것이다.

일반적으로, 디램(DRAM)에서 외부의 입력신호가 칩 내부로 입력될 때 패드와 입력보호회로를 거쳐서 입력버퍼로 입력된다. 상기 입력보호회로는 디램(DRAM)의 정전기에 의한 손상을 테스트하기 위해 입력 패드에 수천 Volt의 전압을 인가하였을 때 내부의 회로가 입력된 전압으로 인해 손상되는 것을 방지하기 위한 것으로 ESD(Electro-static Discharge)회로라고도 한다.

도1은 종래 기술의 입력 구조에 관한 블럭도이다.

도1을 참조하면, 종래 기술의 입력 구조는 외부의 클럭 신호를 수신하는 클럭패드(100)와, 상기 클럭패드(100)로부터 수신된 클럭 신호를 입력받는 제1ESD회로부(120)와, 상기 제1ESD회로부(120)로부터 입력된 신호를 버퍼링하는 클럭입력버퍼(140)와, 상기 클럭입력버퍼(140)으로부터 신호를 입력받아 내부클럭신호를 발생하기 위한 내부클럭발생부(160)와, 어드레스 신호를 수신하는 패드(110)와, 상기 패드(110)로부터 어드레스 신호를 입력받는 ESD회로부(130)와, 상기 ESD회로부(130)로부터 입력된 신호를 버퍼링하는 입력버퍼(150)와, 상기 내부클럭발생부(160)에 상대적으로 긴 신호라인을 통하여 제어받고 상기 입력버퍼(150)로부터 어드레스 신호를 입력받아 일시적으로 래치하기 위한 래치부(170)와, 상기 래치부(170)로부터 상대적으로 긴 신호라인을 통하여 어드레스 신호를 입력받는 디코더 부(180)를 구비한다.

도2는 종래기술의 입력구조에 대한 또 다른 블럭도이다.

도2를 참조하면, 종래기술의 입력구조는 외부의 클럭 신호를 수신하는 클럭패드(200)와, 상기 클럭패드(200)로부터 수신된 클럭 신호를 입력받는 제1ESD회로부(220)와, 상기 제1ESD회로부(220)로부터 입력된 신호를 버퍼링하는 클럭입력버퍼(240)와, 상기 클럭입력버퍼(240)으로부터 신호를 입력받아 내부클럭신호를 발생하기 위한 내부클럭발생부(260)와, 어드레스 신호를 수신하는 패드(210)와, 상기 패드(210)로부터 어드레스 신호를 입력받는 ESD회로부(230)와, 상기 ESD회로부(230)로부터 입력된 신호를 버퍼링하는 입력버퍼(250)와, 상기 내부클럭발생부(260)에 상대적으로 긴 신호라인을 통하여 제어받고 상기 입력버퍼(250)로부터 상대적으로 긴 신호라인을 통하여 어드레스 신호를 입력받아 일시적으로 래치하기 위한 래치부(270)와, 상기 래치부(270)로부터 어드레스 신호를 입력받는 디코더부(280)를 구비한다.

도3은 종래 기술의 ESD회로부(130, 230)에 대한 상세한 회로도이다.

도3을 참조하면, 종래 기술의 ESD회로는 외부신호를 수신하는 패드(300)와, 전원전압과 상기 패드(300)의 출력라인 사이에 연결된 제1트랜지스터(310)와, 접지단과 상기 패드(300)의 출력라인 사이에 연결된 제2트랜지스터(320)와, 상기 패드(300)의 출력라인과 버퍼(340) 사이에 접속된 저항(330)을 구비한다.

상기 ESD회로부가 정전기에 대한 보호 기능을 수행하는 동작을 설명하면, 상기 패드(300)에 수십 V 이상의 고전압이 인가되었을 때 상기 제1트랜지스터(310)를 통하여 전원전압단으로 빠져나가고, 상기 패드(300)에 -50V 이하의 낮은 전압이 인가되면 상기 제2트랜지스터(320)를 통하여 순간적으로 접지단으로 빠져나간다. 이렇게 입력 전류가 전원전압단이나 접지단으로 빠져나가는 동안 내부회로에 전달되지 못하도록 하는 것이 상기 저항(330)으로써, 보통 내부 회로 보호를 위한 것이다.

종래의 기술은 도1에서 보는 바와 같이 래치부(170)의 출력에서 디코더부(180)의 입력까지 상대적으로 긴 라인 저항을 갖고, 도2에서 보는 바와 같이 입력버퍼(250)에서부터 래치부(270)까지 상대적으로 긴 라인 저항을 갖는 구조로써, 상대적으로 긴 라인에 신호를 전달하기 위하여 구동력이 큰 드라이버를 사용하여야 하고 이는 많은 전류의 소모를 발생시킨다.

또한, 구동력이 큰 드라이버를 구동시키기 위해서는 팬아웃(Fanout)을 고려한 설계가 이루어져야 하는데 이 때 추가되는 인버터의 자체 딜레이와 상대적으로 긴 라인의 로드(load)에 의한 딜레이는 고속 동작을 저하하고 tAA(데이터 억세스 타임)을 감소시키는 문제점을 발생한다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 고속동작을 가능하게 하고 데이터 억세스 시간을 빠르게 할 수 있는 반도체 장치의 회로 배치 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 회로 배치 방법은 패드로부터 입력되는 신호를 입력버퍼로 전달하되, 외부의 정전기로부터 칩 내부를 보호하기 위한 ESD회로부와, 상기 ESD회로부를 통해 입력된 신호를 버퍼링하기 위한 입력버퍼와, 상기 입력버퍼의 신호를 전달받는 래치를 구비하는 반도체장치에 있어서, 상기 입력버퍼와 상기 래치는 상대적으로 짧은 신호라인에 의해 인접하여 배치 구성되고, 상기 ESD회로부와 상기 입력버퍼는 상대적으로 긴 신호라인을 통해 배치 구성됨을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 입력 구조에 대한 블럭도이다.

도4를 참조하면, 본 발명의 입력 구조는 외부의 클럭 신호를 수신하는 클럭패드(400)와, 상기 클럭패드(400)로부터 수신된 클럭 신호를 입력받는 제1ESD회로부(420)와, 상기 제1ESD회로부(420)로부터 상대적으로 긴 신호 라인을 통하여 입력된 신호를 버퍼링하는 클럭입력버퍼(440)와, 상기 클럭입력버퍼(440)으로부터 신호를 입력받아 내부클럭신호를 발생하기 위한 내부클럭발생부(460)와, 어드레스 신호를 수신하는 패드(410)와, 상기 패드(410)로부터 어드레스 신호를 입력받는 ESD회로부(430)와, 상기 ESD회로부(430)로부터 상대적으로 긴 신호 라인을 통하여 입력 된 신호를 버퍼링하는 입력버퍼(450)와, 상기 내부클럭발생부(460)에 제어받고 상기 입력버퍼(450)로부터 어드레스 신호를 입력받아 일시적으로 래치하기 위한 래치부(470)와, 상기 래치부(470)로부터 어드레스 신호를 입력받는 디코더부(480)를 구비한다.

상기 상대적으로 긴 신호 라인은 입력 패드로부터 메모리 셀 어레이까지의 길이를 포함하는 신호 라인으로써 디램의 비트 수가 증가할 수록 즉 메모리 셀 어레이가 커질 수록 길어진다.

따라서 상기 도1과 같이 상대적으로 긴 신호 라인을 ESD회로부 다음 단에 두면 상기 신호라인의 저항 값이 증가하여도 ESD회로부 내에 통상적으로 존재하는 보호 저항을 조절하면 되므로 신호 라인에 의한 시간 지연을 없앨 수 있다.

도5는 본 발명의 ESD회로부(420, 430)에 대한 상세한 회로도이다.

도5을 참조하면, 본 발명의 ESD회로는 외부신호를 수신하는 패드(500)와, 전원전압과 상기 패드(500)의 출력라인 사이에 연결된 제1트랜지스터(510)와, 접지단과 상기 패드(500)의 출력라인 사이에 연결된 제2트랜지스터(520)와, 상기 패드(500)의 출력라인과 제2저항(540) 사이에 접속된 제1저항(530)과, 상기 제1저항(530)과 버퍼(550) 사이에 접속된 제2저항(540)을 구비한다.

상기 ESD회로부가 정전기에 대한 보호 기능을 수행하는 동작을 설명하면, 상기 패드(500)에 수십 V 이상의 고전압이 인가되었을 때 상기 제1트랜지스터(510)를 통하여 전원전압단으로 빠져나가고, 상기 패드(500)에 -50V 이하의 낮은 전압이 인가되면 상기 제2트랜지스터(520)를 통하여 순간적으로 접지단으로 빠져나간다. 이 렇게 입력 전류가 전원전압단이나 접지단으로 빠져나가는 동안 내부회로에 전달되지 못하도록 하는 것이 상기 제1저항(530)으로써, 보통 내부 회로 보호를 위한 것이다.

상기 제2저항(540)은 상기 상대적으로 긴 신호라인에 의한 저항으로써 상기 제1저항(530)에 직렬로 연결되어 내부 회로를 보호하는 역할을 수행하게 된다.

도6은 본 발명의 ESD회로부의 다른 실시예를 도시한 회로도이다.

도6을 참조하면, 본 발명의 ESD회로는 외부신호를 수신하는 패드(600)와, 전원전압과 상기 패드(600)의 출력 라인 사이에 연결된 제1트랜지스터(610)와, 접지단과 상기 패드(600)의 출력 라인 사이에 연결된 제2트랜지스터(620)와, 상기 패드(600)의 출력라인과 버퍼(640) 사이에 상대적으로 긴 신호 라인으로 구성된 저항(630)을 구비한다.

상기 저항(630)은 내부 회로 보호를 위해 임의적으로 만들어진 상기 보호 저항이 아니고 입력 패드로부터 셀 어레이까지 불가피하게 신호의 전달을 목적으로 구현된 신호 라인에서 발생되는 라인 저항으로써, 상기 도6은 상기 신호 라인 저항(630)으로 상기 보호 저항을 대신하는 것이다.

종래의 방식에서는 ESD회로부를 거쳐서 출력된 신호의 슬롭(Slop)이 완만해지는 이유로 인하여 버퍼를 패드에서 멀리 위치시킬 수 없었으나 본 발명에서는 버퍼의 위치에 따라 신호 라인의 저항 값이 변해도 ESD회로부의 보호 저항을 조절하여 항상 일정한 저항 값을 가질 수 있으므로 버퍼를 칩의 내부에 어디든지 배치할 수가 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 라인저항을 ESD회로부의 보호 저항으로 사용함으로 신호 라인의 딜레이를 제거하여 고속동작을 가능하게 하고, 버퍼의 출력에 연결된 긴 신호라인의 로드(load)를 제거함으로써 작은 크기의 드라이버로 신호 전송을 가능하게 하므로 팬아웃에 의한 인버터의 단 수를 줄일 수 있어 고속동작을 실현할 수 있으며,긴 신호라인을 차지(charge)하는 공급전원을 패드로부터 입력받으므로 저전력을 구현할 수 있다.

Claims

패드로부터 입력되는 신호를 입력버퍼로 전달하되, 외부의 정전기로부터 칩 내부를 보호하기 위한 ESD회로부와, 상기 ESD회로부를 통해 입력된 신호를 버퍼링하기 위한 입력버퍼와, 상기 입력버퍼의 신호를 전달받는 래치를 구비하는 반도체장치에 있어서,

상기 입력버퍼와 상기 래치는 상대적으로 짧은 신호라인에 의해 인접하여 배치 구성되고, 상기 ESD회로부와 상기 입력버퍼는 상대적으로 긴 신호라인을 통해 배치 구성됨을 특징으로 하는 반도체 장치의 회로 배치 방법.
제 1 항에 있어서,

상기 ESD회로부는 상기 상대적으로 신 신호라인을 보호용 저항으로 함을 특징으로 하는 반도체 장치의 회로 배치 방법.