KR100615770B1 - 디지털 보간 시스템 및 방법 - Google Patents

Abstract

디지털 보간 시스템(20)은 시스템(20)에 입력되는 최소값 A 및 최대값 B로 정의되는 선형 범위 내에 있는 디지털 출력 값을 송신한다. 다른 입력 값 즉, 제어값 C는 선형 범위 내의 어느 값이 시스템(20)에 의해 보간된 출력 값으로서 출력되어야 하는가를 나타낸다. 시스템(20)은 시스템(20)에 입력되는 최소값 및 최대값인 A, B에 의해 정의되는 선 방정식의 근사치를 효율적으로 구현하도록 간단한 하드웨어 설계를 사용한다. 하드웨어 설계는 멀티플렉서 또는 스위치와 같은 다수의 스위칭 디바이스(52)와, 방정식의 근사치를 구현하는 다수의 가산기(55, 62)를 포함한다. 방정식을 근사화함으로써 시스템(20)은 제어값 C가 각각 최소값 및 최대값에 있을 때 보간된 출력 값으로서 시스템에 입력된 최소값 A 및 최대값 B를 제공할 수 있다.

Description

디지털 보간 시스템 및 방법{DIGITAL INTERPOLATING SYSTEM AND METHOD}

도 1은 본 발명의 디지털 보간 시스템의 제어값 대 출력을 도시하는 그래프,

도 2는 본 발명의 원리에 따른 디지털 보간 시스템을 사용하는 컴퓨터 시스템을 예시하는 블록도,

도 3은 도 2의 디지털 보간 시스템의 4 비트 구현을 예시하는 블록도,

도 4는 도 3의 스위칭 디바이스를 예시하는 블록도,

도 5는 도 3의 자리올림 보존 가산기를 예시하는 게이트도,

도 6은 도 3의 리플 가산기를 예시하는 게이트도,

도 7은 도 2의 디지털 보간 시스템의 3 비트 구현을 예시하는 블록도,

도 8은 도 2의 디지털 보간 시스템의 2 비트 구현을 예시하는 블록도.

도면의 주요 부분에 대한 부호의 설명

20 : 디지털 보간 시스템 52 : 스위칭 디바이스

55 : 자리올림 보존 가산기 62 : 리플 가산기

본 발명은 전반적으로 디지털 보간기(digital interpolators)에 관한 것으로, 보다 구체적으로는 가능한 출력 값에 대해 미리 정의된 선형 범위 내에서 디지털 출력 값을 효율적으로 보간하도록 디지털 제어값을 사용하는 디지털 보간 시스템 및 방법(a digital interpolating system and method)에 관한 것이다. 본 발명은 상기 특정 응용에 한정되지는 않는다 하더라도, 미리 정의된 선형 범위의 종점 값(endpoint values)을 보간된 출력 값으로서 보간하는데 특히 적합하다.

일반적으로 "블렌더(blender)"라고 하는 선형 디지털 보간기는 대체로 3 디지털 입력 값을 수신하고, 상기 3 디지털 입력 값을 기반으로 하여 특정 디지털 출력 값을 생성한다. 이러한 점에 있어서, 두 디지털 입력 값은 가능한 출력 값들의 선형 범위의 종점 값을 정의한다. 디지털 보간기는 각각의 보간을 위해 특정 출력 값을 송신하기 위하여 다른 두 디지털 입력 값에 의해 정의되는 선형 범위 내에서 보간하도록 나머지 디지털 입력 값(제어값)을 사용한다.

디지털 보간기는 최신 컴퓨터 시스템에서 다양한 기능을 수행한다. 예를 들면, 컴퓨터 그래픽 시스템은 픽셀의 페이딩(fading)을 수행하는데 디지털 보간기를 사용한다. 본 예에서, 두 디지털 입력 값은 두 개의 상이한 색 값을 나타낸다. 두 색들 사이에서 페이딩은 두 입력 색 값들에 의해 정의되는 선형 범위 내에서 상이한 값들( 및 따라서 상이한 색들)을 선택하도록 제어값을 조정함으로써 이루어진다. 이러한 점에 있어서, 제어값은 선형 스펙트럼 내에 있는 특정 색 값을 가려내는데 사용된다.

디지털 보간기가 두 디지털 입력 값들 내에서 다양한 출력 값을 제공할 수 있다할 지라도, 대부분의 디지털 보간기들은 가능한 출력 값들의 선형 범위를 정의하는 최상위 종점 값을 출력으로 효율적으로 제공하는데 어려움을 겪는다. 이러한 어려움으로 인해, 많은 디지털 보간기들은 가능한 출력 값들의 선형 범위를 정의하는 최상위 종점에 출력 값을 제공한다. 따라서, 디지털 보간기에 의해 출력될 수 있는 데이터 값들의 범위는 대부분의 종래 기술의 시스템들에서 축소된다.

따라서, 이제까지는 다루어지지 않았지만, 합쳐서 2 입력 값들로 정의되는 선형 범위 내에 있는 디지털 값들을 출력으로 효율적으로 송신하는 디지털 보간 시스템 및 방법을 제공할 필요성이 산업상 존재한다.

본 발명은 본 명세서에서 논의된 종래 기술의 부적당한 점 및 결함을 극복한다. 일반적으로 본 발명은 디지털 제어값을 기반으로 하여 미리 정의된 선형 범위 내에서 디지털 출력 값을 효율적으로 보간하는 디지털 보간 시스템 및 방법을 제공한다. 보다 구체적으로는, 디지털 보간 시스템 및 방법은 미리 정의된 선형 범위를 정의하는 두 종점 값들을 송신할 수 있다.

본 발명은 시스템에 입력되는 최대값 및 최소값으로 정의되는 선 방정식을 근사화하기 위하여 디지털 회로를 사용한다. 이러한 점에서, 디지털 회로는 최대 디지털 값, 최소 디지털 값 및 디지털 제어값을 입력으로 수신하도록 구성된다. 디지털 회로는 최대 디지털 값을 디지털 제어값으로 곱하고, 최소 디지털 값을 디지털 제어값에 대한 1의 보수로 곱하며, 최소 디지털 값의 분수(a fraction)에 대한 정수 값을 형성하며, 최대 디지털 값의 분수에 대한 정수 값을 형성하여 생성되는 값들의 합산 기능을 수행한다. 디지털 회로는 이들 값의 합을 디지털 제어값에 1을 더한 값과 관련된 최대값의 합으로 나누는 기능도 수행한다. 상기 처리에 의해 생성된 수는 시스템에 의해 보간된 출력 값으로 송신될 출력 값을 나타낸다.

본 발명의 다른 특징에 따라서, 디지털 회로는 다수의 스위칭 디바이스, 제 1 다수의 가산기 및 제 2 다수의 가산기를 포함한다. 스위칭 디바이스는 디지털 제어값의 특정 비트에 대해 미리 결정된 값을 검출하자마자 최소 디지털 값의 특정 비트 값을 송신하도록 설계된다. 대안적으로, 스위칭 디바이스는 제어값의 특정 비트의 미리 결정된 다른 값을 검출하자마자 최대 디지털 값의 특정 비트 값을 송신하도록 설계된다.

제 1 다수의 가산기는 최소 디지털 값의 최하위 비트보다 상위 순서의 최소 디지털 값의 각각의 상위 비트를 수신하도록 구성된다. 제 1 다수의 가산기 중 한 가산기는 최대 디지털 값의 한 비트 값, 최소 디지털 값의 한 비트 값 및 다수의 스위칭 디바이스에 의해 송신된 특정 비트들 중 한 비트를 수신하도록 구성된다.

제 2 다수의 가산기는 제 1 다수의 가산기로부터 송신된 합산 값과 자리올림 값을 수신하도록 구성된다. 제 2 다수의 가산기 중 한 가산기는 최소 디지털 값 중 다른 비트 값, 합산 값 중 한 합산 값, 자리올림 값 중 한 자리올림 값을 수신하도록 구성된다.

본 발명의 다른 특징에 따라서, 디지털 회로는 제 1 및 제 2 다수의 가산기 내에서 정의된 특정 다수의 가산기에 의해 출력된 값을 가산하도록 구성된 다수의 리플 가산기를 포함한다. 리플 가산기는 바람직하게, 최하위 비트의 1/2를 특정 다수의 가산기에 의해 출력된 값에 가산한다.

본 발명은 또한 최소값 및 최대값에 의해 정의된 제 1 범위 내에서 디지털 출력 값을 결정하는 디지털 보간 방법을 제공하는 것으로 간주될 수 있다. 간단히 설명하면, 상기 방법은 제 1 값을 형성하도록 최대값을 디지털 제어값으로 곱하는 단계와, 제 2 값을 형성하도록 최대값을 디지털 제어값의 1의 보수로 곱하는 단계와, 최소값의 분수의 제 1 정수 값을 형성하는 단계와, 최대값의 분수의 제 2 정수 값을 형성하는 단계와, 합산 값을 형성하도록 제 1 값, 제 2 값, 제 1 정수 값 및 제 2 정수 값을 합산하는 단계와, 합산 값을 최대 제어값에 1을 더한 값에 대응하는 합으로 나누는 단계로 개념화될 수 있다.

본 발명은 많은 장점을 가지며, 그 중 일부는 간단한 예로서 이하 설명된다.

본 발명의 장점은 선형 디지털 보간기에서 가능한 출력 값의 선형 범위를 정의하는 최대 입력 값 및 최소 입력 값의 정확한 값이 시스템에 의해 보간된 출력 값으로서 효율적으로 송신될 수 있다는 점이다.

본 발명의 또다른 장점은 유효 디지털 보간이 종래 기술의 다른 보간 시스템과 관련된 최소 수의 하드웨어 구성 요소로 실행될 수 있다는 점이다.

본 발명의 다른 특징 및 장점은 첨부 도면과 함께 이하의 상세한 설명을 검토함으로써 당업자들에게 명백해질 것이다. 그러한 특징 및 장점 모두가 청구 범위에 의해 정의되는 본 발명의 범위 내에서 포함되는 것으로 의도된다.

본 발명은 첨부 도면을 참조하여 잘 이해될 수 있다. 도면의 구성 요소들은 반드시 서로 비례하게 축소될 필요는 없으며, 오히려 본 발명의 원리를 명확히 예시할 때 강조된다. 더욱이, 동일한 도면 부호는 여러 도면을 통하여 일치하는 부분을 나타낸다.

도 1은 선(11)이 디지털 보간기에 의해 출력될 수 있는 값의 가능한 범위를 나타내는 디지털 보간기의 출력에 대한 그래프를 도시한 것이다. 도 1에서, 출력 값 "A" 및 "B"는 선(11)의 종점에 대응하고, 따라서 디지털 보간기의 출력 값의 가능한 범위를 정의한다. 따라서, 각각의 보간을 위하여, 디지털 보간기는 3 디지털 입력 값을 알고 있으며, 3 디지털 입력 값 중 2 입력 값은 디지털 값 A 및 B이다. 다른 입력 값은 선(11)에 있는 특정 출력 값을 상호 참조하는데 사용될 수 있는 제어값 C이다.

선(11)이 한정된 길이로 이루어지기 때문에, C에 대한 최소값 및 최대값이 있다. 도 1의 그래프를 참조하여 알 수 있는 바와 같이, C가 그 최소값에 대응할 때 디지털 보간기는 값 A를 출력해야 하고, C가 그 최대값에 대응할 때 디지털 보간기는 값 B를 출력해야 한다. C가 그 최소값과 그 최대값 사이의 모든 다른 값을 갖는 경우, 디지털 보간기는 선(11)에 따라 값 A와 값 B 사이의 값을 출력한다.

선(11)이 선형이기 때문에, 디지털 보간기의 출력은 다음 두 수학식

또는

중 하나를 특징으로 할 수 있다. 여기서, C는 도 1로부터 C의 최대값이다. 수학식 1 및 2를 참조하여 알 수 있듯이, 두 수학식에 있어서의 차이점은 두 수학식 중 분모 부분에 있다. 수학식 1의 분모 부분은 수학식 2의 분모 부분보다 1이 더 큰 값을 갖는다. 예를 들면, C가 8 비트 수에 대응하는 경우, 수학식 1의 분모 부분의 값은 256인 반면, 수학식 2의 분모 부분의 값은 255이다.

디지털 보간기가 수학식 1을 사용하는가 또는 수학식 2를 사용하는가의 여부가 보간된 출력 값의 가능한 범위에 영향을 미친다. 당해 기술에서 알 수 있듯이, 하드웨어에서 수학식 1을 구현하는 디지털 보간기는 대체로 선(11)의 최상위 종점(즉, 값 B)을 출력할 수 없다. 그러나, 하드웨어에서 수학식 2를 구현하는 디지털 보간기는 종점 값 A 및 B를 포함하는, 도 1에 정의된 임의의 값을 출력할 수 있다.

대수 처리를 통하여, 수학식 1은 다음 식으로 전개될 수 있다.

(maxC-C)가 C에 대한 1의 보수임을 주목하면, 수학식 3은 하드웨어에서 쉽게 구현될 수 있다. 이러한 점에서, (BC + A(maxC - C))는 C의 각 비트에 대해 A 및 B의 시프팅된 값들을 연속하여 가산함으로써 하드웨어에서 구현될 수 있다. C의 최하위 비트에서 시작하여, 값 A는 C의 최상위 비트가 0으로 정해질 경우 액세스되고, 대안적으로 값 B는 C의 최하위 비트가 1로 정해질 경우 액세스된다. C의 다음 상위 비트가 검사되고, 0 값은 A와 B가 보다 큰 값에 대응하도록 A와 B의 최하위 비트로 시프트된다. A의 현재 값은 C의 다음 상위 순서 비트가 0이 될 경우 이미 액세스된 값에 가산되고, B의 현재 값은 C의 다음 상위 순서 비트가 1로 정해질 경우 액세스된 값에 가산된다. 이러한 방식으로, C의 각각의 값은 연속적으로 분석되고, C의 각각의 분석된 값의 경우 A 또는 B의 시프트된 값은 C의 값에 따라 가산된다. C의 모든 비트가 분석되면, 상기 처리에 의해 얻어진 합산 값은 (BC + A(maxC - C))을 나타낸다.

예를 들면, A가 이진수 형식에서 101과 같고, B가 이진수 형식에서 110과 같으며, C가 이진수 형식에서 010과 같으며, 따라서 maxC는 이진수 형식에서 111과 같은 것으로 가정하자. 초기에, C의 최하위 비트가 0이기 때문에 A의 값(즉, 101)이 액세스된다. 그 다음에는, C의 그 다음 상위 순서가 1이기 때문에, 한번 시프트된 B의 값인 1100이 A에 가산된다. 이러한 가산으로 10001의 값이 이진수 형식으로 생성된다. 그 다음에는, C의 다음 상위 비트(즉, 최상위 비트)가 0이기 때문에 두 번 시프트된 A의 값인 10100이 10001의 값에 가산된다. 그 결과, 100101의 값이 이진수 형식으로 생성된다. 당업자는 100101의 값이 본 예에서 설명된 A, B 및 C의 값에 대한 (BC + A(maxC - C))에 대응함을 알아야 한다.

따라서, 수학식 3을 구현할 때, A의 값은 상기 처리에 의해 얻어진 합산 값에 단순히 가산되고, 이러한 합산의 결과치는 (maxC + 1)로 나누는 기능을 달성하도록, C의 비트의 수만큼 우측 시프트된다. 따라서, C가 8비트 길이이면, 결과치는 (maxC + 1)으로 나누기 위하여 8회 우측 시프트 된다. 상기 데이터 처리 기술로 인해, 수학식 3은 하드웨어에서 효율적으로 구현된다. 그러나, 수학식 3이 수학식 1에서 유도되기 때문에, 수학식 3을 구현하는 디지털 보간기는 전형적으로 선(11)의 종점의 정확한 값(즉, A 및 B의 값)을 출력할 수 없고, 보간된 출력 값의 가능한 범위가 축소된다.

본 발명은 수학식 2의 근사화를 구현할 수 있는 효율적인 디지털 보간 시스템 및 방법을 제공함으로써 불충분한 점을 극복한다. 디지털 보간 시스템 및 방법은 소프트웨어, 하드웨어 또는 그 조합으로 구현될 수 있다. 도 2에서 예로 설명된 바와 같이, 본 발명의 디지털 보간 시스템(20)은 그 관련된 방법론과 함께 컴퓨터 시스템(23)에서 바람직하게 구현된다. 예를 들면, 컴퓨터 시스템(23)은 본 명세서에의 앞에서 발명이 속하는 기술분야 및 그 분야의 종래기술에서 논의된 바와 같은 페이딩을 수행하기 위하여 디지털 보간 시스템(20)을 사용하는 컴퓨터 그래픽 시스템일 수 있다.

도 2의 컴퓨터 시스템(23)의 바람직한 실시예는 하나 이상의 버스를 포함할 수 있는 로컬 인터페이스(26)를 통하여 시스템(23) 내의 다른 구성 요소와 통신하여 구동시키는 디지털 신호 처리기(DSP)와 같은 하나 이상의 종래의 처리 구성 요소(25)를 포함한다. 더욱이, 예를 들면, 키보드나 마우스와 같은 입력 디바이스(28)는 시스템(23)의 사용자로부터 데이터를 입력하는데 사용될 수 있고, 스크린 디스플레이(29) 또는 프린터(30)는 사용자에게 데이터를 출력하는데 사용될 수 있다. 데이터는 메모리(31)에 저장될 수 있고, 디스크 저장 메커니즘(32)은 데이터를 비휘발성 디스크(예를 들면, 자기, 광학 등)로/로부터 전송하도록 로컬 인터페이스(26)에 접속될 수 있다. 시스템(23)은 시스템(23)이 네트워크(34)와 데이터를 교환할 수 있게 하는 네트워크 인터페이스(33)에 접속될 수 있다.

대수 처리를 통하여, 수학식 2는 다음 식으로 전개될 수 있다.

본 명세서에서 이후에 논의를 간단히 하기 위하여, 수학식 4a는 두 부분 즉, "4b" 및 "4c"로 나누어질 것이며, 여기서 "수학식 4b"는 수학식 "4a"의 다음 부분을 가리킨다.

여기서, "수학식 4c"는 수학식 4a의 다음 부분을 가리킨다.

그리고, 여기서

출력 = 출력1 + 출력2

이다.

수학식 3 및 수학식 4를 참고로 하여 알 수 있듯이, 수학식 4b는 수학식 3과 유사하고, 따라서 위에서 논의된 기술과 유사한 기술로 구현될 수 있다. 그러나, 수학식 4c는 수학식 3과 유사하지 않고, 특히 하드웨어에서 구현하기가 훨씬 더 어렵다. 따라서, 수학식 4a가 디지털 보간기로 하여금 A 및 B의 값을 포함하는 선(11)으로 정해진 각각의 값을 출력할 수 있게 할 지라도, 대부분의 디지털 보간기는 수학식 4c를 구현하는 복잡성 때문에 수학식 4a를 구현하지 않는다.

본 발명은 다음 수학식에 따라 수학식 4c가 근사화될 수 있는 지금까지의 신규한 개념을 사용한다.

따라서, 수학식 4a는 다음과 같이 다시 기록될 수 있다.

따라서, 수학식 6을 구현함으로써, 디지털 보간 시스템(20)은 수학식 2에서 유도된 수학식 4a를 근사화한다. 따라서, 디지털 보간 시스템(20)은 A 및 B의 종점 값을 포함하는 보간된 출력 값의 최대 수를 출력할 수 있다.

수학식 6이 수학식의 항을 정의하는 비트의 수보다 정확성을 허용함을 알아야 한다. 따라서, 다음 수학식에 따라 최하위 비트의 1/2를 가산함으로써 수학식 6의 결과를 가장 가까운 정수로 반올림하는 것이 바람직하다.

따라서, 수학식 7은 본 발명의 원리를 구현하기 위하여 디지털 보간 시스템(20)에 의해 구현될 수 있다.

도 3은 본 발명의 디지털 보간 시스템(20)을 도시한 것이다. 디지털 보간 시스템(20)은 수학식 2의 유형에 근사한 수학식 7을 구현하도록 구성된다. 이러한 점에서, 도 3에 도시된 바와 같은 디지털 보간 시스템(20)은 다수의 스위칭 디바이스(52), 자리올림 보존 가산기(carry save adders)(55) 및 리플 가산기(ripple adders)(62)를 포함한다. 상기 시스템은 3 입력을 수신하도록 설계된다. 두 입력 A 및 B는 도 1에 도시된 선(11)을 정의하며, 여기서 선(11)의 종점은 출력 값으로서 값 A 및 B를 갖는다. 다른 나머지 입력 C는 시스템(20)의 출력으로서 A와 B 사이의 데이터 값을 선택하는데 사용될 수 있는 제어값이다.

각각의 스위칭 디바이스(52)는 입력 C의 한 비트와, 입력 A 및 B의 대응 비트를 수신하도록 구성된다. 다른 구현이 가능하다할 지라도, 도 3은 입력 값 각각이 4 비트 디지털 값인 구현을 도시한다. 따라서, A의 입력 값은 4 비트 값(A0, A1, A2, A3)을 포함하고, B의 입력 값은 4 비트 값(B0, B1, B2, B3)을 포함한다. 마찬가지로, C의 입력 값은 4 비트 값(C0, C1, C2, C3)을 포함한다.

디지털 보간 시스템(20)은 상이한 4 유형의 스위칭 디바이스(52)를 포함하도록 설계되며, 여기서 상이한 유형의 스위칭 디바이스(52)의 수는 입력 값 A, B 및 C를 정하는 비트의 수에 대응한다. 이러한 점에서, 각각의 스위칭 디바이스(52)는 도 4에 도시된 바와 같이 제어 비트 값과, 입력 A 및 B의 대응 비트 값을 수신하도록 구성된다. 스위칭 디바이스(52a)는 입력 C로부터의 제어 비트의 값뿐만 아니라, 입력 A 및 B의 최하위 비트의 값(즉, 각각 입력 A 및 B의 비트 값 A0 및 BO)을 수신하도록 구성된다. 스위칭 디바이스(52a)는 제어 비트가 이진수 1의 특정 논리 값에 대응할 때 BO를 출력하도록 설계되고, 제어 비트가 이진수 0의 특정 논리 값에 대응할 때 A0을 출력하도록 구성된다. 예로서, 스위칭 디바이스(52a)는 멀티플렉서, 단 행정 바이폴러 스위치(single-throw bipolar switch) 또는 본 기술에서 알려져 있는 임의의 다른 적합한 디바이스로 설계될 수 있다.

스위칭 디바이스(52b, 52c 및 52d)는 스위치(52a)와 유사하게 설계된다. 그러나, 스위칭 디바이스(52b)는 비트 값 A1 및 B1을 수신하도록 설계되고, 스위칭 디바이스(52c)는 비트 값 A2 및 B2를 수신하도록 설계된다. 더욱이, 스위칭 디바이스(52d)는 비트 값 A3 및 B3을 수신하도록 설계된다. 따라서, 스위칭 디바이스(52b, 52c, 52d)는 스위칭 디바이스(52b, 52c, 52d)에 의해 수신된 제어 비트가 이진수 1에 대응할 때 각각 비트 값 B1, B2 및 B3을 출력하도록 구성된다. 더욱이, 스위칭 디바이스(52b, 52c, 52d)는 스위칭 디바이스(52b, 52c, 52d)에 의해 수신된 제어 비트가 이진수 0에 대응할 때 각각 비트 값 A1, A2 및 A3을 출력하도록 구성된다.

도 3을 다시 참조하면, 디지털 보간 시스템(20)은 스위칭 디바이스(52)의 출력을 수신하도록 구성된 다수의 자리올림 보존 가산기(55)를 포함한다. 각각의 자리올림 보존 가산기(55)는 3 입력 가산기로 구성되는 것이 바람직하다. 따라서, 본 기술에서 알려진 바와 같이, 자리올림 보존 가산기(55)는 수신된 각각의 입력 값의 가산을 나타내는 합산 값(S-out) 및 자리올림 값(C-out)을 출력하도록 구성된다. 이러한 점에서, 단지 한 입력이 하이인 경우, 자리올림 보존 가산기(55)는 하이 S-out 값 및 로우 C-out 값을 출력하도록 설계된다. 단지 두 입력이 하이인 경우, 자리올림 보존 가산기(55)는 하이 C-out 값 및 로우 S-out 값을 출력하도록 설계되고, 모든 3 입력이 하이인 경우, 자리올림 보존 가산기(55)는 하이 S-out 및 C-out 값을 출력하도록 설계된다. 자리올림 보존 가산기(55)의 적절한 구현은 도 5에 도시된다. 다른 구현이 가능하다할 지라도, 도 5에 도시된 바와 같이 자리올림 보존 가산기(55)는 2 개의 배타적 OR 게이트(72), 3 개의 AND 게이트(74) 및 OR 게이트(76)를 포함하는 것이 바람직하다.

자리올림 보존 가산기(55) 및 스위칭 디바이스(52)는 도 3에 따라 구성되는 것이 바람직하다. 도 3a 및 도 3b를 참조하면 알 수 있듯이, 디지털 보간 시스템(20)은 시스템(20)에 의해 수신된 제어값의 비트 C0, C1, C2 및 C3에 각각 결합된 스위칭 디바이스(52)로 구성된 다수의 스위칭 디바이스(82a, 82b, 82c, 82d)를 포함한다. 다수의 스위칭 디바이스(82) 각각은 각각의 유형의 스위칭 디바이스(52a, 52b, 52c, 52d)를 포함하도록 설계되는 것이 바람직하고, 다수의 스위칭 디바이스(82) 각각에서 스위칭 디바이스(52)의 수는 입력 신호를 정의하는 비트의 수에 대응해야 한다. 예를 들면, 도 3에 도시된 바와 같이, 각각의 입력 신호가 4비트인 경우, 다수의 스위칭 디바이스(82) 각각에 있는 스위칭 디바이스(52)의 수는 4인 것이 바람직하다.

더욱이, 디지털 보간 시스템(20)은 또한 자리올림 보존 가산기(55)로 구성된 다수의 자리올림 보존 가산기(87a, 87b, 87c)를 포함하는 것이 바람직하다. 스위칭 디바이스(52)로 구성된 다수의 스위칭 디바이스(82)와 마찬가지로, 다수의 자리올림 보존 가산기(87) 각각에 있는 자리올림 보존 가산기(55)의 수는 입력 신호의 비트 수와 대응하는 것이 바람직하다. 도 3a를 참조하면 알 수 있듯이, 다수의 자리올림 보존 가산기(87a)의 각각의 자리올림 보존 가산기(55)는 접지 또는, 최하위 비트 A0보다 높은 순서를 갖는 입력 A의 연속 비트에 직접 접속되는 것이 바람직하다. 그 외에, 비트 A1에 접속된 자리올림 보존 가산기(55a)는 또한 비트 B1과, 다수의 스위칭 디바이스(82a)의 스위칭 디바이스(52a)에 직접 접속되는 것이 바람직하다. 더욱이, 다수의 자리올림 보존 가산기(87b)에 있는 적어도 하나의 자리올림 보존 가산기(55)는 각각 비트 B2 및 B3에 직접 접속되는 것이 바람직하다.

도 3a를 참조하면, 자리올림 보존 가산기(55a)는 시스템(20)에 의해 실행되는 각각의 보간을 위해 A0의 최하위 비트 값과 관련된 A의 다음 상위 순서 비트 값을 수신하도록 구성된다. 앞서 논의된 바와 같이, 바람직한 실시예에서 A는 4 비트 값(A0, A1, A2, A3)을 포함한다. 이러한 점에서, A0은 A의 최하위 비트 값이고, A1은 A0과 관련된 다음 상위 순서 비트 값이며, A2는 A1과 관련된 다음 상위 순서 비트 값이고, A3(최상위 비트 값)은 A2와 관련된 다음 상위 순서 비트 값이다. 따라서, 자리올림 보존 가산기(55a)는 시스템(20)에 의해 실행되는 각각의 보간을 위해 A1의 값을 수신하도록 구성되는 것이 바람직하다.

마찬가지로, 자리올림 보존 가산기(55a)는 또한 시스템(20)에 의해 실행되는 각각의 보간을 위해 B의 최하위 비트 값 B0과 관련된 B의 다음 상위 순서 비트 값을 수신하도록 구성된다. 바람직한 실시예에서, B의 값은 A의 값이 A0에서 A3까지의 범위에 있는 것과 동일한 방식으로 B0에서 B3까지의 범위에 있다. 따라서, 자리올림 보존 가산기(55a)는 A1을 수신할 뿐만 아니라, 시스템(20)에 의해 실행되는 각각의 보간을 위하여 B1의 값도 수신하도록 구성된다.

그 외에, 자리올림 보존 가산기(55a)는 또한 제어값 C의 최하위 비트 C0에 의해 제어되는 스위칭 디바이스(52a)로부터 제 3 값을 수신하도록 구성된다. 바람직한 실시예에서, C의 값은 A의 값이 A0에서 A3까지의 범위에 있는 것과 동일한 방식으로 C0에서 C3까지의 범위에 있다. 따라서, C0의 값은 자리올림 보존 가산기(55a)에 의해 수신되는 제 3 값을 송신하는 스위칭 디바이스(52a)를 제어한다. 자리올림 보존 가산기(55a)는 수신된 값을 가산하고, 적어도 결과적인 자리올림 값(C-out)을 송신하도록 구성된다.

자리올림 보존 가산기(55b)는 도 3a에 도시된 바와 같이, 자리올림 보존 가산기(55a)에 의해 수신된 값 A1과 관련된 A의 연속 상위 순서 값을 수신하도록 구성된다. 따라서, 바람직한 실시예에서, 시스템(20)에 의해 실행되는 각각의 보간을 위하여 하나의 자리올림 보존 가산기(55b)는 A2의 값을 수신하도록 설계되고, 다른 자리올림 보존 가산기(55b)는 A3의 값을 수신하도록 설계된다. 더욱이, 시스템(20)에 의해 실행되는 각각의 보간을 위하여, A2를 수신하는 자리올림 보존 가산기(55b)는 또한 각각 비트 값 C0 및 C1에 의해 제어되는 것이 바람직한 스위칭 디바이스(52b, 52a)로부터의 값을 수신하도록 구성된다. 그 외에, A3을 수신하는 자리올림 보존 가산기(55b)는 또한 각각 비트 값 C0 및 C1에 의해 제어되는 것이 바람직한 스위칭 디바이스(52c, 52d)로부터의 값을 수신하도록 설계된다. 자리올림 보존 가산기(55b)는 수신된 값을 가산하고, 합산 값(S-out) 및 자리올림 값(C-out)을 송신하도록 구성된다.

다수의 자리올림 보존 가산기(87a)의 나머지 자리올림 보존 가산기(55c)는 단지 2 입력만을 수신하도록 구성된다. 이러한 점에서, 자리올림 보존 가산기(55c)는 각각 비트 값 C0 및 C1에 의해 제어되는 것이 바람직한 스위칭 디바이스(52d, 52c)로부터 송신된 값을 수신하도록 구성된다. 자리올림 보존 가산기(55c)는 2 입력 가산기 또는 3 입력 가산기일 수 있으며, 상기 가산기의 입력 중 한 입력은 로우 논리 값에 접속된다(즉, 접지에 접속된다). 자리올림 보존 가산기(55c)는 수신된 값을 가산하고, 합산 값 및 자리올림 값을 송신하도록 설계된다.

자리올림 보존 가산기(55d)는 B1과 관련된 B의 연속 상위 순서 값을 수신하도록 설계된다. 따라서, 바람직한 실시예에서, 시스템(20)에 의해 실행되는 각각의 보간을 위하여, 하나의 자리올림 보존 가산기(55d)는 비트 값 B2를 수신하도록 설계되고, 다른 자리올림 보존 가산기(55d)는 비트 값 B3을 수신하도록 설계된다. 더욱이, 시스템(20)에 의해 실행되는 각각의 보간을 위하여, 각각의 자리올림 보존 가산기(55d)는 또한 다른 자리올림 보존 가산기(55)로부터 송신된 자리올림 값 및 합산 값을 수신하도록 구성된다. 자리올림 보존 가산기(55d)는 수신된 값을 가산하고, 합산 값 및 자리올림 값을 송신하도록 구성된다.

각각의 자리올림 보존 가산기(55e)는 다른 자리올림 보존 가산기(55)로부터 합산 값 및 자리올림 값을 수신하도록 구성된다. 더욱이, 각각의 자리올림 보존 가산기(55e)는, 도 3a 및 3b로 도시된 바와 같이, 시스템(20)에 의해 실행되는 각각의 보간을 위하여 스위칭 디바이스(52)로부터의 값을 수신하도록 또한 구성된다. 다수의 자리올림 보존 가산기(87b)의 자리올림 보존 가산기(55e)는 비트 값 C2에 의해 제어되는 스위칭 디바이스(52)로부터의 값을 수신하도록 설계되며, 다수의 자리올림 보존 가산기(87c)의 자리올림 보존 가산기(55e)는 값 C의 최상위 비트 값 C3에 의해 제어되는 스위칭 디바이스(52)로부터의 값을 수신하도록 설계된다. 다른 자리올림 보존 가산기(55)와 마찬가지로, 자리올림 보존 가산기(55e)는 수신된 값을 가산하고, 합산 값 및 자리올림 값을 출력하도록 설계된다.

도 3a 및 3b에 더 도시된 바와 같이, 자리올림 보존 가산기(55f)는 자리올림 보존 가산기(55e)로부터 송신된 자리올림 값을 수신하도록 구성된다. 자리올림 보존 가산기(55f)는 다수의 스위칭 디바이스(82c)의 스위칭 디바이스(52d)로부터의 값을 수신하고, 다수의 스위칭 디바이스(82d)의 스위칭 디바이스(52c)로부터의 값을 수신하도록 구성된다. 바람직한 실시예에서, 자리올림 보존 가산기(55f)에 송신하는 (다수의 스위칭 디바이스(82c)의) 스위칭 디바이스(52d) 중 하나는 제어값 C의 최상위 비트 값 C3과 관련된 다음 하위 순서 비트 값 C2가 논리 하이 값에 대응할 때 B의 최상위 비트 값 B3을 송신하도록 설계된다. 다음 하위 순서 비트 값 C2가 논리 로우 값에 대응할 때, (다수의 스위칭 디바이스(82c)의) 스위칭 디바이스(52d)는 대신에 값 A의 최상위 비트 값 A3을 송신하도록 설계된다.

더욱이, 자리올림 보존 가산기(55f)에 송신하는 (다수의 스위칭 디바이스(82d)의) 다른 스위칭 디바이스(52c)는 제어값 C의 최상위 비트 C3이 논리 하이 값에 대응할 때 최상위 비트 값 B3과 관련된 입력 값 B의 다음 하위 순서 비트 값 B2를 송신하도록 설계된다. 제어값 C의 최상위 비트 값 C3이 논리 0에 대응할 때 (다수의 스위칭 디바이스(82d)의) 스위칭 디바이스(52c)는 대신에 최상위 비트 값 A3과 관련된 입력 값 A의 다음 하위 순서 비트 값 A2를 송신하도록 설계된다.

도 3b를 참조하면 알 수 있듯이, 리플 가산기(62)는 자리올림 가산기(55)의 다수의 자리올림 보존 가산기(87c)의 출력과, 다수의 스위칭 디바이스(82d)의 스위칭 디바이스(52d)의 출력을 함께 가산하도록 설계된다. 리플 가산기(62)의 적절한 구현은 도 6에 도시된다. 리플 가산기는 도 6에 도시된 바와 같이, 두 OR 게이트, 두 배타적 OR 게이트 및 두 AND 게이트를 포함하는 것이 바람직하다.

도 3b를 다시 참조하면, 다수의 스위칭 디바이스(82d)의 스위칭 디바이스(52d)는 제어값 C의 최상위 비트 C3의 값에 따라서 A 또는 B의 최상위 비트 값을 송신하도록 설계된다. 수신된 값을 가산할 때, 종래 기술에서 알려진 바와 같이, 리플 가산기(62)는 다른 리플 가산기(62)에 의해 실행되는 가산에 사용되도록 자리올림 값(C-out)을 다른 리플 가산기(62)에 자리올림 입력 값(C-in)으로 송신하도록 설계된다. 마지막 리플 가산기(62)는 그 대신, 보간된 값으로서 시스템(20)에 의해 출력된 값의 최상위 비트인 출력3으로서 그 자리올림 값(C-out)을 출력하도록 설계된다. 도 3에 도시된 방식으로 자리올림 가산기(55)의 다수의 자리올림 보존 가산기(87c)의 출력과 다수의 스위칭 디바이스(82d)의 스위칭 디바이스(52d)의 출력을 함께 가산함으로써, 리플 가산기(62)는 디지털 보간 시스템(20)에 의해 보간된(비트 출력0, 출력1, 출력2, 출력3으로 표시된) 값을 송신하도록 설계된다. 도 3b에 도시된 바와 같은 리플 가산기(62)에 하이 이진수 값(VDD)을 초기에 입력하면, 수학식 7에 도시된 바와 같이 최하위 비트의 1/2를 출력에 가산하는 기능을 달성함을 알아야 한다.

도 3이 디지털 보간 시스템(20)의 입력이 각각 4 비트인 구현을 도시할 지라도, 다른 구현이 가능하다. 예를 들면, 도 7은 입력 값의 길이가 각각 3 비트인 구현을 도시하고, 도 8은 입력 값의 길이가 각각 2 비트인 구현을 도시한다. 도 8에 도시된 실시예는 단지 두 자리올림 보존 가산기(55)만을 포함하기 때문에, 바람직한 실시예의 자리올림 보존 가산기(55c)와 유사한 자리올림 보존 가산기(55f)는 두 상위 비트만을 수신하도록 설계된다. 더욱이, 도 8은 본 발명을 구현하기 위한 최소 수의 구성 요소를 나타낸다.

도 8을 참조하면, 제 1 스위칭 디바이스(즉, 비트 C0에 접속된 스위칭 디바이스(52a))는 디지털 제어값 C의 최하위 비트 값 C0이 제 1 특정 논리 값(예를 들면, 하이 논리 값)에 대응할 때 최대 디지털 값 B의 최하위 비트 값 B0을 제 1 출력 값으로 송신하도록 구성된다. 제 1 스위칭 디바이스는 디지털 제어값 C의 최하위 비트 값 C0이 제 2 특정 논리 값(예를 들면, 로우 논리 값)에 대응할 때 최소 디지털 값 A의 최하위 비트 값 A0을 제 1 출력 값으로서 송신하도록 구성된다. 따라서, 도 8의 제 1 스위칭 디바이스는 도 3a의 다수의 스위칭 디바이스(82a)의 스위칭 디바이스(52a)와 유사하게 설계된다.

도 8의 제 1 가산기(즉, 자리올림 보존 가산기(55a))는 도 8의 제 1 스위칭 디바이스(52a)로부터의 제 1 출력 값, 최대 디지털 값 B의 최하위 비트 값 BO과 관련된 최대 디지털 값 B의 다음 상위 순서 값 B1 및 디지털 최소값 A의 최하위 비트 값 A0과 관련된 디지털 최소값의 다음 상위 순서 비트 값 A1을 수신하도록 구성된다. 도 8의 제 1 가산기(55a)는 수신된 3 개의 값을 가산하고, 제 1 가산기(55a)에 의해 수신된 값을 기반으로 한 제 1 자리올림 값을 송신하도록 설계된다. 따라서, 제 1 가산기(55a)는 도 3a의 자리올림 보존 가산기(55a)와 유사하게 설계된다.

도 8의 제 2 스위칭 디바이스(즉, 비트 C0에 접속된 스위칭 디바이스(52b))는 제어값 C의 최상위 비트 값 C1과 관련된 다음 하위 순서 비트 값 C0이 제 1 특정 논리 값에 대응할 때 최대 디지털 값 B의 최상위 비트 값 B1을 제 2 출력 값으로 송신하도록 구성된다. 도 8의 제 2 스위칭 디바이스(52b)는 디지털 제어값 C의 다음 하위 순서 비트 값 C0이 제 2 특정 논리 값에 대응할 때 최소 디지털 값 A의 최상위 비트 값 A1을 제 2 출력 값으로 송신하도록 구성된다. 따라서, 도 8의 제 2 스위칭 디바이스(52b)는 도 3a의 다수의 스위칭 디바이스(82c)의 스위칭 디바이스(52d)와 유사하게 설계된다.

도 8의 제 3 스위칭 디바이스(즉, 비트 C1에 접속된 스위칭 디바이스(52a))는 제어값 C의 최상위 비트 값 C1이 제 1 특정 논리 값에 대응할 때 디지털 최대값 B의 최상위 비트 값 B1과 관련된 최대 디지털 값 B의 다음 하위 순서 비트 값 B0을 제 3 출력 값으로서 송신하도록 구성된다. 도 8의 제 3 스위칭 디바이스(52a)는 제어값 C의 최상위 비트 값 C1이 제 2 특정 논리 값에 대응할 때 최소 디지털 값 A의 최상위 비트 값 A1과 관련된 최소 디지털 값 A의 다음 하위 순서 비트 값 A0을 제 3 출력 값으로 송신하도록 구성된다. 따라서, 도 8의 스위칭 디바이스(52a)는 도 3b의 다수의 스위칭 디바이스(82d)의 스위칭 디바이스(52c)와 유사하게 설계된다.

도 8의 제 2 가산기(즉, 자리올림 보존 가산기(55f))는 도 8의 제 2 스위칭 디바이스(52b)로부터 송신된 제 2 출력 값과 도 8의 제 3 스위칭 디바이스(52a)로부터 송신된 제 3 출력을 수신하도록 구성된다. 도 8의 제 2 가산기(55f)는 수신된 값을 가산하고, 수신된 값을 기반으로 하여 제 2 합산 값 및 제 2 자리올림 값을 송신하도록 더 구성된다. 따라서, 도 8의 제 2 가산기(55f)는 도 3b의 자리올림 보존 가산기(55f)와 유사하게 설계된다.

도 8의 제 4 스위칭 디바이스(즉, 비트 C1에 접속된 스위칭 디바이스(52b))는 제어값 C의 최상위 비트 값 C1이 제 1 특정 논리 값에 대응할 때 최대 디지털 값 B의 최상위 비트 값 B1을 제 4 출력 값으로 송신하도록 구성된다. 도 8의 제 4 스위칭 디바이스(52b)는 제어값 C의 최상위 비트 값 C1이 제 2 특정 논리 값에 대응할 때 최소 디지털 값 A의 최상위 비트 값 A1을 제 4 출력 값으로 송신하도록 더 구성된다. 따라서, 도 8의 제 4 스위칭 디바이스(52b)의 설계는 도 3b의 다수의 스위칭 디바이스(82d)의 스위칭 디바이스(52d)와 유사하다.

도 3b의 리플 가산기(62)와 유사하게, 도 8의 다수의 리플 가산기(62)는 시스템(20)의 보간된 값을 나타내는 디지털 출력 값을 송신하기 위하여, 도 8의 제 2 가산기(55f)의 합산 값과 제 1 가산기(55a) 및 제 2 가산기(55f)의 자리올림 값을 수신하도록 설계된다.

도 3b의 리플 가산기(62)와 유사하게, 도 8의 다수의 리플 가산기(62)는 시스템(20)의 보간된 값을 나타내는 디지털 출력 값을 송신하기 위하여, 도 8의 제 2 가산기(55f)의 합산 값과 제 1 가산기(55a) 및 제 2 가산기(55f)의 자리올림 값을 수신하도록 설계된다.

예시를 위하여 도 3을 다시 참조하면, 보간 시스템(20)이 본 명세서에서 앞서 논의된 바와 같이 구성되면, 디지털 보간 시스템(20)은 실행된 각각의 보간을 위하여 3 입력 디지털 값(A, B, C)을 수신한다. A의 값은 시스템(20)의 최소 출력 값을 나타내고, B의 값은 시스템(20)의 최대 출력 값을 나타낸다. 제어값 C는 값 A와 B중 어느 값이 도 3 및 도 4의 자리올림 보존 가산기(55) 및 스위칭 디바이스(52)에 입력되는가를 제어한다.

입력 신호는 도 3에 도시된 디지털 회로를 통과한 후, 리플 가산기(62)에 의해 비트 값 출력0, 출력1, 출력2 및 출력3으로서 출력된다. 이들 출력 비트 값은 디지털 보간 시스템(20)에 의해 출력되는 보간된 값인 4 비트 수를 정의한다. 더욱이, 이 출력 값은 수학식 7에 대응하고, 수학식 7에 의해 정의될 수 있다. 따라서, 시스템(20)의 출력은 제어값이 최소일 때, A의 값에 대응하고, 제어값이 최대일 때, B의 값에 대응한다. 최소 제어값과 최대 제어값 사이의 다른 모든 제어값의 경우, 시스템(20)의 출력은 값 A와 B 사이의 특정 값에 대응한다.

당업자들에게는 상세한 설명을 포함하여, 본 발명의 원리에서 사실상 벗어나지 않고서도 많은 변경 및 수정이 이루어질 수 있다는 점이 명백할 것임을 알아야 한다. 그러한 변경 및 수정 모두가 본 명세서에서 첨부된 청구 범위에서 제시된 본 발명의 범위 내에서 포함되도록 의도된다.

이상에서 설명된 바와 같이, 본 발명에 따르면, 가능한 출력 값에 대해 미리 정의된 선형 범위 내에서 디지털 출력 값을 효율적으로 보간하도록 디지털 제어값을 사용하는 디지털 보간 시스템 및 방법이 제공된다.

Claims (10)

1. 최소 디지털 값 A 및 최대 디지털 값 B로 정의되는 범위 내에서 디지털 출력 값을 송신하는 디지털 보간 시스템(digital interpolating system)(20)에 있어서,

   디지털 제어값 C의 최하위 비트가 값이 제 1 특정 논리 값에 대응할 때 상기 최대 디지털 값 B의 최하위 비트 값을 제 1 출력 값으로서 송신하도록 구성되고, 상기 디지털 제어값 C의 상기 최하위 비트 값이 제 2 특정 논리 값에 대응할 때 상기 최소 디지털 값 A의 최하위 비트 값을 상기 제 1 출력 값으로서 송신하도록 구성된 제 1 스위칭 디바이스(52a)와,

   상기 제 1 출력 값과, 상기 최대 디지털 값 B의 상기 최하위 비트 값과 관련된 상기 최대 디지털 값 B의 다음 상위 순서 비트 값과, 상기 최소 디지털 값 A의 상기 최하위 비트 값과 관련된 상기 최소 디지털 값 A의 다음 상위 순서 비트 값을 수신하도록 구성된 제 1 가산기(55a)―상기 제 1 가산기(55a)는 상기 제 1 가산기(55a)에 의해 수신된 상기 값을 기반으로 하여 제 1 자리올림 값을 송신하도록 더 구성됨―와,

   상기 제 1 자리올림 값을 기반으로 하여 상기 디지털 출력 값을 결정하는 수단을 포함하되,

   상기 제 1 특정 논리 값은 상기 제 2 특정 논리 값과는 상이한

   디지털 보간 시스템.
2. 제 1 항에 있어서,

   상기 결정 수단은,

   상기 디지털 제어값 C의 최상위 비트 값과 관련된 상기 디지털 제어값 C의 다음 하위 순서 비트 값이 상기 제 1 특정 논리 값에 대응할 때 상기 최대 디지털 값 B의 최상위 비트 값을 제 2 출력 값으로서 송신하도록 구성되고, 상기 디지털 제어값 C의 상기 다음 하위 순서 비트 값이 상기 제 2 특정 논리 값에 대응할 때 상기 최소 디지털 값 A의 최상위 비트 값을 상기 제 2 출력 값으로서 송신하도록 구성된 제 2 스위칭 디바이스(52b)와,

   상기 디지털 제어값 C의 상기 최상위 비트 값이 상기 제 1 특정 논리 값에 대응할 때 상기 최대 디지털 값 B의 최상위 비트 값과 관련된 상기 최대 디지털 값 B의 다음 하위 순서 비트 값을 제 3 출력 값으로서 송신하도록 구성되고, 상기 디지털 제어값 C의 상기 최상위 비트 값이 상기 제 2 특정 논리 값에 대응할 때 상기 최소 디지털 값 A의 최상위 비트 값과 관련된 상기 최소 디지털 값 A의 다음 하위 순서 비트 값을 상기 제 3 출력 값으로서 송신하도록 구성된 제 3 스위칭 디바이스(52a)와,

   상기 제 2 출력 값 및 상기 제 3 출력 값을 수신하도록 구성된 제 2 가산기(55f)―상기 제 2 가산기(55f)는 상기 제 2 가산기(55f)에 의해 수신된 상기 값을 기반으로 하여 제 2 합산 값 및 제 2 자리올림 값을 송신하도록 더 구성됨―를 포함하는 디지털 보간 시스템.
3. 제 2 항에 있어서,

   상기 결정 수단은,

   상기 제 1 및 제 2 합산 값과 상기 제 1 및 제 2 자리올림 값을 수신하고, 상기 제 1 가산기(55a) 및 상기 제 2 가산기(55f)로부터 수신된 상기 값을 기반으로 하여 상기 디지털 출력 값을 송신하는 가산 수단을 더 포함하는 디지털 보간 시스템.
4. 제 2 항에 있어서,

   상기 결정 수단은,

   상기 디지털 제어값 C의 상기 최상위 비트 값이 상기 제 1 특정 논리 값에 대응할 때 상기 최대 디지털 값 B의 상기 최상위 비트 값을 제 4 출력 값으로서 송신하도록 구성되고, 상기 디지털 제어값 C의 상기 최상위 비트 값이 상기 제 2 특정 논리 값에 대응할 때 상기 최소 디지털 값 A의 상기 최상위 비트 값을 상기 제 4 출력 값으로서 송신하도록 구성된 제 4 스위칭 디바이스(52b)와,

   상기 제 4 출력 값과, 상기 자리올림 값 및 상기 합산 값을 기반으로 한 값을 수신하도록 구성되고, 상기 다수의 가산기(62)에 의해 수신된 상기 값을 기반으로 하여 상기 디지털 출력 값을 송신하도록 구성된 다수의 가산기(62)를 더 포함하는 디지털 보간 시스템.
5. 최소 디지털 입력 값 A 및 최대 디지털 입력 값 B로 정의되는 값의 선형 범위 내에서 디지털 값을 보간하는 선형 디지털 보간 시스템(20)에 있어서,

   상기 최소 디지털 입력 값 A, 상기 최대 디지털 입력 값 B 및 디지털 제어값 C를 수신하도록 구성되고, 상기 디지털 제어값 C가 상기 디지털 제어값에 대한 최소값에 대응할 때 상기 최소 디지털 입력 값 A를 보간된 디지털 출력 값으로서 송신하고, 상기 디지털 제어값 C가 상기 디지털 제어값 C에 대한 최대값에 대응할 때 상기 최대 디지털 입력 값 B를 상기 보간된 디지털 출력 값으로서 송신하도록 더 구성된 디지털 회로(52, 55, 62)를 포함하는

   선형 디지털 보간 시스템.
6. 선형 디지털 보간 시스템(20)에 있어서,

   최소 디지털 입력 값 A, 최대 디지털 입력 값 B 및 제어값 C를 수신하는 수단과,

   이하의 수학식에 의해 정의된 디지털 출력 값 O를 보간하는 수단을 포함하되,

   O = 정수[(BC + A(MaxC - C) + 정수(x) + 정수(y))/(MaxC + 1) + z]

   상기 MaxC는 C의 최대값에 대응하고, x는 A의 분수에 대응하고, y는 B의 분수에 대응하고, z는 수치값에 대응하는,

   선형 디지털 보간 시스템.
7. 제 6 항에 있어서,

   상기 디지털 출력 값은 상기 최대 디지털 입력 값 B와 동일한 선형 디지털 보간 시스템.
8. 최소 제어값 및 최대 제어값으로 정의된 제 2 범위 내의 디지털 제어값 C를 기반으로 하여 최소값 A 및 최대값 B로 정의된 제 1 범위 내의 디지털 출력 값을 결정하는 디지털 보간 방법에 있어서,

   상기 최대값 B를 상기 디지털 제어값 C로 곱하여 제 1 값을 형성하는 단계와,

   상기 최소값 A를 상기 디지털 제어값 C의 1의 보수로 곱하여 제 2 값을 형성하는 단계와,

   상기 최소값 A의 분수에 대응하는 제 1 분수 값을 형성하는 단계와,

   상기 최대값 B의 분수에 대응하는 제 2 분수 값을 형성하는 단계와,

   상기 제 1 값, 상기 제 2 값, 상기 제 1 분수 값 및 상기 제 2 분수 값을 합산하여 합산 값을 형성하는 단계와,

   상기 합산 값을 상기 최대 제어값에 1의 값을 더한 값에 대응하는 합으로 나누는 단계를 포함하는

   디지털 보간 방법.
9. 선형 디지털 보간 방법에 있어서,

   최소 디지털 입력 값 A, 최대 디지털 입력 값 B 및 제어값 C를 수신하는 단계와,

   이하의 수학식에 기초하여 디지털 출력 값 O를 보간하는 단계와,

   상기 디지털 출력값에 기초하여 컴퓨터 시스템의 픽셀을 칼라화하는 단계를 포함하되,

   O = 정수[(BC + A(MaxC - C) + 정수(x) + 정수(y))/(MaxC + 1) + z]

   상기 MaxC는 C의 최대값에 대응하고, x는 A의 분수에 대응하고, y는 B의 분수에 대응하고, z는 수치값에 대응하는,

   선형 디지털 보간 방법.
10. 제 9 항에 있어서,

    상기 최대 디지털 값 B를 상기 디지털 출력 값으로 보간하는 단계를 더 포함하는 선형 디지털 보간 방법.

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