KR100613338B1 - MOS transistor and fabrication method thereof - Google Patents

MOS transistor and fabrication method thereof Download PDF

Info

Publication number
KR100613338B1
KR100613338B1 KR1020040035128A KR20040035128A KR100613338B1 KR 100613338 B1 KR100613338 B1 KR 100613338B1 KR 1020040035128 A KR1020040035128 A KR 1020040035128A KR 20040035128 A KR20040035128 A KR 20040035128A KR 100613338 B1 KR100613338 B1 KR 100613338B1
Authority
KR
South Korea
Prior art keywords
channel portion
channel
active region
mos transistor
semiconductor substrate
Prior art date
Application number
KR1020040035128A
Other languages
Korean (ko)
Other versions
KR20050110190A (en
Inventor
신철호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040035128A priority Critical patent/KR100613338B1/en
Publication of KR20050110190A publication Critical patent/KR20050110190A/en
Application granted granted Critical
Publication of KR100613338B1 publication Critical patent/KR100613338B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

모스 트랜지스터 및 그 제조 방법에 관한 것으로, 그 목적은 모스 트랜지스터의 구동 전류를 상승시키고, 소자의 집적화를 방해하지 않으면서 낮은 구동 전압에서도 높은 구동 전류를 얻을 수 있는 모스 트랜지스터를 제공하는 것이다. 이를 위해 본 발명에서는 반도체 기판의 활성영역 상에 형성되고 활성영역의 표면에서 돌출된 채널부; 채널부의 일부분을 포함하는 활성영역 상에 형성되고 채널부를 가로지르도록 형성된 게이트산화막; 게이트산화막 상에 형성된 게이트전극; 및 게이트전극 외방의 채널부 및 반도체 기판에 형성된 소스 및 드레인 영역을 포함하는 모스 트랜지스터를 제공한다. The present invention relates to a MOS transistor and a method of manufacturing the same, and an object thereof is to provide a MOS transistor capable of raising the driving current of the MOS transistor and obtaining a high driving current even at a low driving voltage without disturbing the integration of the device. To this end, the present invention is a channel portion formed on the active region of the semiconductor substrate and protruding from the surface of the active region; A gate oxide film formed on an active region including a portion of the channel portion and formed to cross the channel portion; A gate electrode formed on the gate oxide film; And a source and a drain region formed in the channel portion outside the gate electrode and the semiconductor substrate.

트랜지스터, 채널, 구동전류 Transistor, Channel, Drive Current

Description

모스 트랜지스터 및 그 제조 방법 {MOS transistor and fabrication method thereof} MOS transistor and fabrication method thereof

도 1은 종래 모스 트랜지스터의 구조를 도시한 단면도이고,1 is a cross-sectional view showing the structure of a conventional MOS transistor;

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조 방법을 도시한 사시도이며, 2A to 2E are perspective views illustrating a method of manufacturing a MOS transistor according to an embodiment of the present invention.

도 3a 내지 도 3e는 각각 도 2a 내지 도 2e의 A-A' 단면도이고,3A to 3E are cross-sectional views taken along line AA ′ of FIGS. 2A to 2E, respectively.

도 4는 본 발명의 제2실시예에 따른 모스트랜지스터의 구조를 도시한 사시도이며,4 is a perspective view showing the structure of a morph transistor according to a second embodiment of the present invention,

도 5는 본 발명의 제3실시예에 따른 모스트랜지스터의 구조를 도시한 사시도이다.5 is a perspective view showing the structure of a MOS transistor according to a third embodiment of the present invention.

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 모스 트랜지스터를 제조하는 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a MOS transistor.

일반적으로 종래 모스 트랜지스터는 필드 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소 스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. In general, the MOS transistor is a type of field effect transistor (FET), and has a structure in which a gate oxide film and a gate are formed on a semiconductor substrate having a source and a drain region formed on a semiconductor substrate, and a source and a drain region formed thereon. Have

이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되어 소자를 작동시킨다.In the structure of the MOS transistor, metal wires for applying an electrical signal are connected to the source, the drain, and the gate, respectively, to operate the device.

도 1은 종래 모스 트랜지스터를 도시한 단면도이며, 여기에는, 실리콘웨이퍼(1)의 활성영역(active region) 표면에 소정폭의 게이트 산화막(2)과 게이트 전극(3)을 형성하고, 게이트전극(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 P형 또는 N형 도펀트를 저농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 엘디디(LDD:lightly doped drain)(4)를 형성하며, 게이트전극(3)의 양 측벽에 사이드월(side wall)(5)을 형성한 후, 사이드월(5) 및 게이트전극(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 LDD(4)와 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 소스/드레인(6)을 형성한 것이 도시되어 있다. 1 is a cross-sectional view of a conventional MOS transistor, in which a gate oxide film 2 and a gate electrode 3 having a predetermined width are formed on the surface of an active region of a silicon wafer 1, and a gate electrode ( 3) as a mask, a lightly doped drain (LDD) 4 is applied to the silicon wafer 1 of the device region by ion implantation of P-type or N-type dopant at low concentration into the silicon wafer 1 of the device region. After forming side walls (5) on both sidewalls of the gate electrode (3), the silicon wafer (1) of the device region using the side wall (5) and the gate electrode (3) as a mask The source / drain 6 is formed in the silicon wafer 1 of the element region by ion implanting a dopant of the same conductivity type as that of the LDD 4 at a high concentration.

상술한 구조의 종래 모스 트랜지스터에서 게이트전극 및 소스/드레인에 전압을 인가하면 게이트산화막 아래의 실리콘 웨이퍼 표면에 형성된 채널을 따라서 전류가 흐르게 된다. In the conventional MOS transistor having the above-described structure, when a voltage is applied to the gate electrode and the source / drain, current flows along the channel formed on the silicon wafer surface under the gate oxide film.

그러나 종래 모스 트랜지스터에서는 채널이 실리콘 웨이퍼의 표면에 한정되기 때문에 높은 구동 전류를 얻기가 어려웠다. 구동 전류를 조절하기 위해서 문턱 전압(threshold voltage)을 조절하는 방법이 있으나 이 방법으로 구동 전류를 상승시키는 데에는 한계가 있다.However, in the conventional MOS transistor, it is difficult to obtain a high driving current because the channel is limited to the surface of the silicon wafer. There is a method of adjusting the threshold voltage to control the driving current, but there is a limit to increasing the driving current by this method.

보다 더 높은 구동 전류를 얻기 위해서는 트랜지스터의 폭을 증가시키는 방법이 있으나, 이 경우 소자의 집적화를 어렵게 하고 구동 전압의 강하를 어렵게 하는 문제점이 있다. In order to obtain a higher driving current, there is a method of increasing the width of the transistor. However, in this case, it is difficult to integrate the device and to make the driving voltage drop difficult.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 모스 트랜지스터의 구동 전류를 상승시키는 것이다.The present invention is to solve the above problems, the object is to increase the drive current of the MOS transistor.

본 발명의 다른 목적은 소자의 집적화를 방해하지 않으면서 낮은 구동 전압에서도 높은 구동 전류를 얻을 수 있는 모스 트랜지스터를 제공하는 것이다.Another object of the present invention is to provide a MOS transistor capable of obtaining a high driving current even at a low driving voltage without disturbing the integration of the device.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 돌출형의 채널부를 제작한다.In order to achieve the object as described above, in the present invention to produce a protruding channel portion.

즉, 본 발명에 따른 모스 트랜지스터는 반도체 기판의 활성영역 상에 형성되고 활성영역의 표면에서 돌출된 채널부; 채널부의 일부분을 포함하는 활성영역 상에 형성되고 채널부를 가로지르도록 형성된 게이트산화막; 게이트산화막 상에 형성된 게이트전극; 및 게이트전극 외방의 채널부 및 반도체 기판에 형성된 소스 및 드레인 영역을 포함하는 구성이다. That is, the MOS transistor according to the present invention includes a channel portion formed on the active region of the semiconductor substrate and protruding from the surface of the active region; A gate oxide film formed on an active region including a portion of the channel portion and formed to cross the channel portion; A gate electrode formed on the gate oxide film; And source and drain regions formed in the channel portion and the semiconductor substrate outside the gate electrode.

이 때 채널부는 반도체 기판의 활성영역 상에 선택적 성장에 의해 형성된 에피택셜층이거나, 또는 반도체 기판의 활성영역을 선택적 식각하여 일부분이 돌출되도록 형성된 것일 수 있다. In this case, the channel portion may be an epitaxial layer formed by selective growth on the active region of the semiconductor substrate, or may be formed so as to protrude a portion by selectively etching the active region of the semiconductor substrate.

채널부의 돌출된 높이는 채널부 폭의 0.5배 내지 3배인 것이 바람직하다. The protruding height of the channel portion is preferably 0.5 to 3 times the width of the channel portion.

그리고 복수개가 채널부가 채널부의 폭 방향으로 서로 연결될 수 있다. The plurality of channel units may be connected to each other in the width direction of the channel unit.

한편, 본 발명에서는 반도체 기판의 활성영역 상에 활성영역의 표면에서 돌출되는 채널부를 형성하는 단계; 채널부의 일부분을 포함하는 활성영역 상에 채널부를 가로지르는 게이트산화막을 형성하는 단계; 게이트산화막 상에 게이트전극을 형성하는 단계; 및 게이트전극을 마스크로 하여 게이트전극 외방의 채널부 및 반도체 기판에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조 방법을 제공한다.On the other hand, the present invention comprises the steps of forming a channel portion protruding from the surface of the active region on the active region of the semiconductor substrate; Forming a gate oxide film across the channel portion on an active region including a portion of the channel portion; Forming a gate electrode on the gate oxide film; And implanting impurity ions into the channel portion and the semiconductor substrate outside the gate electrode using the gate electrode as a mask to form a source and a drain region.

채널부를 형성하는 단계에서는 반도체 기판의 활성영역 상에 선택적 성장에 의해 채널부를 형성하거나, 또는 반도체 기판의 활성영역을 선택적 식각하여 일부분이 돌출되도록 형성할 수 있다. In the forming of the channel portion, the channel portion may be formed by selective growth on the active region of the semiconductor substrate, or the active region of the semiconductor substrate may be selectively etched to protrude a portion thereof.

이하, 본 발명에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings for the present invention will be described in detail.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조 방법을 도시한 사시도이고, 도 3a 내지 도 3e는 각각 도 2a 내지 도 2e의 A-A' 단면도이다.2A to 2E are perspective views illustrating a method of manufacturing a MOS transistor according to an exemplary embodiment of the present invention, and FIGS. 3A to 3E are cross-sectional views taken along line AA ′ of FIGS. 2A to 2E, respectively.

도 4 및 도 5는 각각 본 발명의 제2실시예 및 제3실시예에 따른 모스트랜지스터의 구조를 도시한 사시도이다.4 and 5 are perspective views showing the structure of the MOS transistor according to the second and third embodiments of the present invention, respectively.

도 2e 및 도 3e에 도시된, 본 발명의 일 실시예에 따른 모스 트랜지스터에서는 반도체 기판(10) 중에서 소자가 형성되는 활성영역의 일부분을 돌출되는 구조로 만든 후, 그 돌출부를 트랜지스터의 채널부(30)로 정의한다.In the MOS transistor according to the exemplary embodiment of the present invention shown in FIGS. 2E and 3E, a portion of the active region in which the device is formed in the semiconductor substrate 10 is formed to protrude, and then the protrusion is formed in the channel portion of the transistor ( 30).

즉, 채널부(30)는 활성영역의 일부분이 주변과 서로 다른 높이를 가져, 높이 가 다른 상면과, 상면과 주변의 활성영역을 연결하는 측면을 포함하는 입체적인 구조이다.In other words, the channel portion 30 has a three-dimensional structure including a portion of the active region having a different height from the periphery, and having an upper surface having a different height, and a side surface connecting the upper and peripheral active regions.

채널부(30)의 일부분 상에는 게이트산화막(40)이 채널부(30)를 가로지르도록 형성되어 있고, 게이트산화막(40) 상에는 게이트전극(50)이 형성되어 있다. The gate oxide film 40 is formed on the portion of the channel portion 30 so as to cross the channel portion 30, and the gate electrode 50 is formed on the gate oxide film 40.

게이트전극(50) 외방의 채널부(30)와 반도체 기판(10)에는 소스 및 드레인 영역(60)이 형성되어 있다. Source and drain regions 60 are formed in the channel portion 30 and the semiconductor substrate 10 outside the gate electrode 50.

상술한 구조의 모스 트랜지스터에서 게이트전극, 소스 및 드레인 영역에 전압을 인가하면, 게이트산화막(40) 하부의 채널부에 채널영역이 형성되는데, 이 때 채널영역은 채널부의 상면과 측면을 따라 입체적인 구조로 형성된다.In the MOS transistor having the above-described structure, when a voltage is applied to the gate electrode, the source, and the drain region, a channel region is formed in the channel portion under the gate oxide layer 40, wherein the channel region has a three-dimensional structure along the top and side surfaces of the channel portion. Is formed.

채널부(30)는 서로 수직한 길이 방향(X), 폭 방향(Y), 및 두께 방향(Z)으로의 각각 기설정된 길이(L), 폭(W), 및 두께(T)를 가질 수 있다. 채널부(30)의 두께(T)는 채널부(30) 폭(W)의 0.5배 내지 3배인 것이 바람직하다.The channel part 30 may have a predetermined length L, a width W, and a thickness T in the longitudinal direction X, the width direction Y, and the thickness direction Z perpendicular to each other. have. The thickness T of the channel portion 30 is preferably 0.5 to 3 times the width W of the channel portion 30.

그러면 게이트산화막(40)은 채널부(30)의 길이 방향(Y)에서 일부분 상에 형성되어 채널부(30) 보다 짧은 길이를 가질 수 있고, 채널영역은 게이트산화막(40) 하부에 위치하는 채널부(30)의 길이와 채널부(30)의 폭이 만드는 상면과, 게이트산화막(40) 하부에 위치하는 채널부(30)의 길이와 채널부(30)의 두께가 만드는 측면을 따라 형성될 수 있는 것이다. Then, the gate oxide film 40 may be formed on a portion in the length direction Y of the channel part 30 to have a length shorter than that of the channel part 30, and the channel region may be located under the gate oxide film 40. The upper surface is formed by the length of the portion 30 and the width of the channel portion 30, the length of the channel portion 30 positioned below the gate oxide film 40 and the side of the thickness of the channel portion 30 is to be formed It can be.

본 발명의 제2실시예에 따르면 도 4에 도시된 바와 같이 채널부(30)의 폭 방향으로 이웃하는 게이트전극(50)을 서로 연결할 수 있다. 이렇게 하면 각각 독립적으로 구동되는 모스 트랜지스터 소자가 채널부(30)의 폭 방향(Y)으로 서로 연결된 다. According to the second embodiment of the present invention, as shown in FIG. 4, adjacent gate electrodes 50 may be connected to each other in the width direction of the channel part 30. In this case, the MOS transistor elements driven independently of each other are connected to each other in the width direction Y of the channel unit 30.

또는 대용량의 구동 전류를 구현하고자 할 경우, 도 5에 도시된 본 발명의 제3실시예에서와 같이, 복수개의 채널부(30)를 폭 방향(Y)으로 서로 연결할 수 있다. 이렇게 하면 종래 트랜지스터의 폭을 확장시키는 방법에 비해 트랜지스터의 면적을 보다 작게 하면서 대용량의 구동 전류를 얻을 수 있는 장점이 있다. Alternatively, when a large amount of driving current is to be realized, as in the third embodiment of the present invention illustrated in FIG. 5, the plurality of channel units 30 may be connected to each other in the width direction (Y). This has the advantage that a large drive current can be obtained while making the area of the transistor smaller than the conventional method of expanding the width of the transistor.

이하, 상술한 바와 같은 본 발명의 일 실시예에 따른 모스 트랜지스터를 제조하는 방법에 대해 도 2a 내지 도 3e를 참조하여 설명한다.Hereinafter, a method of manufacturing a MOS transistor according to an embodiment of the present invention as described above will be described with reference to FIGS. 2A to 3E.

먼저, 도 2a 및 3a에 도시된 바와 같이, 반도체 기판(10) 상에 희생막(20)을 증착한다. 이 때 희생막은 개구부 형성을 위한 패턴용 막으로 사용되는 것이다.First, as shown in FIGS. 2A and 3A, the sacrificial film 20 is deposited on the semiconductor substrate 10. In this case, the sacrificial film is used as a pattern film for forming an opening.

다음, 도 2b에 도시된 바와 같이, 희생막(20)을 선택적으로 식각하여 개구부(100)를 형성한다. 이 때 개구부(100)가 이후 채널부가 될 에피택셜층의 크기를 결정하게 되므로, 목적하는 에피택셜층의 크기를 고려하여 개구부(100)의 크기를 정하도록 한다.Next, as shown in FIG. 2B, the sacrificial layer 20 is selectively etched to form the opening 100. At this time, since the opening 100 determines the size of the epitaxial layer to be the channel part, the size of the opening 100 is determined in consideration of the size of the desired epitaxial layer.

이어서, 개구부(100)를 통해 노출된 반도체 기판(10) 상에 선택적 성장에 의해 에피택셜층을 형성함으로써 채널부(30)를 형성한다.Next, the channel portion 30 is formed by forming an epitaxial layer on the semiconductor substrate 10 exposed through the opening 100 by selective growth.

채널부를 형성하기 위한 또 다른 방법으로는, 반도체 기판의 활성영역을 선택적으로 식각하여 일부분이 돌출되도록 할 수 있으며, 이 경우 돌출된 부분을 채널부로 정의할 수도 있다. As another method for forming the channel portion, the active region of the semiconductor substrate may be selectively etched to protrude a portion, and in this case, the protruding portion may be defined as the channel portion.

다음, 도 2c 및 3c에 도시된 바와 같이 희생막(20)을 제거한다. 이렇게 형성된 채널부(30)는 반도체 기판(10)으로부터 돌출되어 서로 수직한 길이 방향(X), 폭 방향(Y), 및 두께 방향(Z)으로의 각각 기설정된 길이(L), 폭(W), 및 두께(T)를 가질 수 있는데, 이 때 채널부(30)의 두께(T)는 채널부(30) 폭(W)의 0.5배 내지 3배인 것이 바람직하다.Next, the sacrificial film 20 is removed as shown in FIGS. 2C and 3C. The channel portion 30 formed as described above protrudes from the semiconductor substrate 10 to be perpendicular to each other in the longitudinal direction X, the width direction Y, and the thickness direction Z, respectively. And, it may have a thickness (T), wherein the thickness (T) of the channel portion 30 is preferably 0.5 to 3 times the width (W) of the channel portion (30).

다음, 도 2d 및 도 3d에 도시된 바와 같이 채널부(30) 및 반도체 기판(10) 상에 게이트산화막(40) 및 게이트전극(50)을 순차 형성한다.Next, as shown in FIGS. 2D and 3D, the gate oxide film 40 and the gate electrode 50 are sequentially formed on the channel portion 30 and the semiconductor substrate 10.

다음, 도 2e 및 도 e에 도시된 바와 같이, 게이트전극(50) 및 게이트산화막(40)을 선택적으로 식각하여 채널부(30)의 일부분을 포함하고 채널부(30)를 가로지르도록 게이트전극(50) 및 게이트산화막(40)을 남긴다.Next, as illustrated in FIGS. 2E and E, the gate electrode 50 and the gate oxide layer 40 are selectively etched to include a portion of the channel portion 30 and to cross the channel portion 30. 50 and the gate oxide film 40 are left.

이 때 게이트산화막(40)은 채널부의 길이 방향(X)에서 일부분 상에 형성하여 채널부 보다 짧은 길이를 가지도록 형성한다. In this case, the gate oxide film 40 is formed on a portion of the channel portion in the longitudinal direction X to have a length shorter than that of the channel portion.

이어서, 게이트전극(50)을 마스크로 하여 게이트전극(50) 외방의 채널부 및 반도체 기판에 불순물 이온을 주입하여 소스 및 드레인 영역(60)을 형성한다.Subsequently, the source and drain regions 60 are formed by implanting impurity ions into the channel portion and the semiconductor substrate outside the gate electrode 50 using the gate electrode 50 as a mask.

이렇게 하면, 이후 게이트전극(50), 소스 및 드레인 영역(60)에 전압을 인가할 때 채널영역이 게이트산화막(40) 하부에 위치하는 채널부의 길이와 채널부의 폭이 만드는 상면과, 게이트산화막(40) 하부에 위치하는 채널부의 길이와 채널부의 두께가 만드는 측면을 따라 형성되어 입체구조를 가지게 된다. In this case, when a voltage is applied to the gate electrode 50, the source and drain regions 60, an upper surface of the channel portion where the channel region is located below the gate oxide film 40 and the width of the channel portion is formed, and the gate oxide film ( 40) It has a three-dimensional structure is formed along the side of the length of the channel portion and the thickness of the channel portion located in the lower portion.

즉, 종래 반도체 기판의 상면만을 채널로 사용하던 것에 비해 입체적인 채널영역으로 인해 구동 전류를 획기적으로 상승시킬 수 있는 장점이 있다.That is, compared with using only the upper surface of the conventional semiconductor substrate as a channel, there is an advantage that can significantly increase the driving current due to the three-dimensional channel region.

본 발명의 제2실시예에 따르면 도 4에 도시된 바와 같이 채널부(30)의 폭 방향으로 이웃하는 게이트전극(50)을 서로 연결할 수 있다. 이를 위해서는 게이트산 화막 및 게이트전극을 패터닝하는 단계에서 채널부의 폭 방향으로 이웃하는 게이트전극 및 게이트산화막이 각각 서로 연결되도록 하여, 채널부의 일부분 및 반도체 기판의 일부분 상에 게이트산화막 및 게이트전극을 남긴다. According to the second embodiment of the present invention, as shown in FIG. 4, adjacent gate electrodes 50 may be connected to each other in the width direction of the channel part 30. To this end, in the step of patterning the gate oxide film and the gate electrode, adjacent gate electrodes and gate oxide films are connected to each other in the width direction of the channel part, thereby leaving a gate oxide film and a gate electrode on a part of the channel part and the semiconductor substrate.

이렇게 하면 각각 독립적으로 구동되는 모스 트랜지스터 소자가 채널부(30)의 폭 방향(Y)으로 서로 연결된다. In this case, the MOS transistor elements driven independently of each other are connected to each other in the width direction Y of the channel unit 30.

또는 대용량의 구동 전류를 구현하고자 할 경우, 도 5에 도시된 본 발명의 제3실시예에서와 같이, 복수개의 채널부(30)가 폭 방향(Y)으로 서로 연결되는 형상으로 채널부를 형성할 수 있다. 이렇게 하면 종래 트랜지스터의 폭을 확장시키는 방법에 비해 트랜지스터의 면적을 보다 작게 하면서 대용량의 구동 전류를 얻을 수 있는 장점이 있다. Alternatively, when a large amount of driving current is to be realized, as in the third embodiment of the present invention illustrated in FIG. 5, the channel portions 30 may be formed in a shape in which the plurality of channel portions 30 are connected to each other in the width direction Y. Can be. This has the advantage that a large drive current can be obtained while making the area of the transistor smaller than the conventional method of expanding the width of the transistor.

상술한 바와 같이, 본 발명에서는 돌출형의 입체적인 채널영역을 형성하기 때문에, 종래 반도체 기판의 상면만을 채널영역으로 사용하던 경우에 비해, 높은 구동 전류를 얻는 효과가 있다.As described above, in the present invention, since the protruding three-dimensional channel region is formed, there is an effect of obtaining a high driving current as compared with the case where only the upper surface of the conventional semiconductor substrate is used as the channel region.

또한 입체적인 채널영역을 형성함으로 인해 보다 작은 디멘전(dimension) 및 보다 낮은 구동 전압에서도 높은 구동 전류를 얻을 수 있는 효과가 있다.In addition, since the three-dimensional channel region is formed, a high driving current can be obtained even at a smaller dimension and a lower driving voltage.

Claims (10)

반도체 기판의 활성영역 상에 선택적 성장에 의해 형성되어 상기 활성영역의 표면에서 돌출된 에피택셜층인 채널부;A channel portion formed by selective growth on the active region of the semiconductor substrate and being an epitaxial layer protruding from the surface of the active region; 상기 채널부의 일부분을 포함하는 활성영역 상에 형성되고 상기 채널부를 가로지르도록 형성된 게이트산화막;A gate oxide film formed on an active region including a portion of the channel portion and formed to cross the channel portion; 상기 게이트산화막 상에 형성된 게이트전극; 및A gate electrode formed on the gate oxide film; And 상기 게이트전극 외방의 상기 채널부 및 반도체 기판에 형성된 소스 및 드레인 영역Source and drain regions formed in the channel portion and the semiconductor substrate outside the gate electrode 을 포함하는 모스 트랜지스터.Morse transistor comprising a. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 채널부는 상기 반도체 기판의 활성영역을 선택적 식각하여 일부분이 돌출되도록 형성된 것인 모스 트랜지스터.And the channel part is formed to selectively protrude a portion of the active region of the semiconductor substrate so as to protrude. 제 3 항에 있어서,The method of claim 3, wherein 상기 채널부의 돌출된 두께는 상기 채널부 폭의 0.5배 내지 3배인 모스 트랜지스터.The protruding thickness of the channel portion is 0.5 to 3 times the width of the channel portion MOS transistor. 제 1 항에 있어서,The method of claim 1, 복수개의 채널부가 상기 채널부의 폭 방향으로 서로 연결되는 모스 트랜지스터.And a plurality of channel parts connected to each other in the width direction of the channel part. 반도체 기판의 활성영역 상에 선택적 성장에 의해 상기 활성영역의 표면에서 돌출되는 채널부를 형성하는 단계;Forming a channel portion protruding from the surface of the active region by selective growth on the active region of the semiconductor substrate; 상기 채널부의 일부분을 포함하는 활성영역 상에 상기 채널부를 가로지르는 게이트산화막을 형성하는 단계;Forming a gate oxide layer crossing the channel portion on an active region including a portion of the channel portion; 상기 게이트산화막 상에 게이트전극을 형성하는 단계; 및Forming a gate electrode on the gate oxide film; And 상기 게이트전극을 마스크로 하여 상기 게이트전극 외방의 상기 채널부 및 반도체 기판에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계Forming source and drain regions by implanting impurity ions into the channel portion and the semiconductor substrate outside the gate electrode using the gate electrode as a mask; 를 포함하는 모스 트랜지스터의 제조 방법.Method of manufacturing a MOS transistor comprising a. 삭제delete 제 6 항에 있어서,The method of claim 6, 상기 채널부를 형성하는 단계에서는 상기 반도체 기판의 활성영역을 선택적 식각하여 일부분이 돌출되도록 하는 모스 트랜지스터의 제조 방법.In the forming of the channel portion, a method of manufacturing a MOS transistor to selectively etch the active region of the semiconductor substrate to protrude. 제 8 항에 있어서,The method of claim 8, 상기 채널부를 형성하는 단계에서는, 복수개의 채널부가 상기 채널부의 폭 방향으로 서로 연결되도록 형성하는 모스 트랜지스터의 제조 방법.In the forming of the channel portion, a MOS transistor manufacturing method of forming a plurality of channel portions are connected to each other in the width direction of the channel portion. 제 8 항에 있어서,The method of claim 8, 상기 채널부를 형성하는 단계에서는, 상기 채널부의 돌출 두께가 상기 채널부 폭의 0.5배 내지 3배가 되도록 형성하는 모스 트랜지스터의 제조 방법.In the forming of the channel portion, the method of manufacturing a MOS transistor so that the protruding thickness of the channel portion is 0.5 to 3 times the width of the channel portion.
KR1020040035128A 2004-05-18 2004-05-18 MOS transistor and fabrication method thereof KR100613338B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040035128A KR100613338B1 (en) 2004-05-18 2004-05-18 MOS transistor and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040035128A KR100613338B1 (en) 2004-05-18 2004-05-18 MOS transistor and fabrication method thereof

Publications (2)

Publication Number Publication Date
KR20050110190A KR20050110190A (en) 2005-11-23
KR100613338B1 true KR100613338B1 (en) 2006-08-22

Family

ID=37285748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040035128A KR100613338B1 (en) 2004-05-18 2004-05-18 MOS transistor and fabrication method thereof

Country Status (1)

Country Link
KR (1) KR100613338B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800918B1 (en) * 2006-12-28 2008-02-04 동부일렉트로닉스 주식회사 Method for manufacturing a semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635897B2 (en) 2006-02-15 2011-02-23 株式会社東芝 Semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227036A1 (en) * 2002-02-22 2003-12-11 Naoharu Sugiyama Semiconductor device
JP2004128185A (en) * 2002-10-02 2004-04-22 Renesas Technology Corp Insulated gate field-effect transistor (fet) and semiconductor device, and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227036A1 (en) * 2002-02-22 2003-12-11 Naoharu Sugiyama Semiconductor device
JP2004128185A (en) * 2002-10-02 2004-04-22 Renesas Technology Corp Insulated gate field-effect transistor (fet) and semiconductor device, and method of manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1020040035128 - 597950

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800918B1 (en) * 2006-12-28 2008-02-04 동부일렉트로닉스 주식회사 Method for manufacturing a semiconductor device

Also Published As

Publication number Publication date
KR20050110190A (en) 2005-11-23

Similar Documents

Publication Publication Date Title
US7391068B2 (en) Semiconductor device
KR100400325B1 (en) Vertical transistor and method of manufacturing the same
JP2826924B2 (en) Method of manufacturing MOSFET
JP5036130B2 (en) Self-aligned vertical gate semiconductor device.
KR100230799B1 (en) Manufacturing method of an insulator tunneling transistor
KR100486253B1 (en) Manufacturing method for vertical transistor
JPH098321A (en) Transistor structure of semiconductor element and its manufacture
KR100613338B1 (en) MOS transistor and fabrication method thereof
JP4519442B2 (en) MOS transistor and manufacturing method thereof
KR0183785B1 (en) Method of manufacturing mos transistor
JP4170270B2 (en) MOS transistor and manufacturing method thereof
JP2005302914A (en) Mos field-effect transistor and method of manufacturing the same
JPH11220128A (en) Mosfet and manufacture thereof
TWI761010B (en) Transistors with an asymmetrical source and drain
KR100698068B1 (en) A fin-FET and a method for fabricating the same
KR100485162B1 (en) MOS transistor and fabrication method thereof
JP3818452B2 (en) Manufacturing method of semiconductor device
KR100557967B1 (en) Method of manufacturing semiconductor device
KR100353824B1 (en) Method for fabricating semiconductor device
KR100521431B1 (en) Fabrication method of mos transistor
KR0161737B1 (en) Method for fabricating mosfet
KR100774794B1 (en) Mosfet structure and menufacturing method thereof
KR100575612B1 (en) Method of fabricating a MOSEET
KR100573274B1 (en) Field effect transistor and fabrication method thereof
KR20050047659A (en) Method for manufacturing semiconductor device having recess channel mos transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee