KR0161737B1 - Method for fabricating mosfet - Google Patents
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Abstract
본 발명은 모스 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 트랜지스터의 채널영역에 다수의 홈을 그 홈의 표면을 따라 게이트 전극을 형성하여 트랜지스터의 유효 게이트 넓이를 증가시킴으로써, 트랜지스터의 특성열화 없이도 구동전류의 사용량을 크게 개선한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS field effect transistor, wherein a plurality of grooves are formed in a channel region of a transistor along a surface of the groove to form a gate electrode, thereby increasing the effective gate width of the transistor, thereby driving current without deteriorating the characteristics of the transistor. Significantly improve the usage.
Description
제1a도 및 제1b도는 종래의 모스 전계 효과 트랜지스터의 평면도 및 단면도.1A and 1B are a plan view and a cross-sectional view of a conventional MOS field effect transistor.
제2a도 및 제2b도는 본 발명의 실시예에 따른 모스 전계 효과 트랜지스터의 평면도 및 단면도.2A and 2B are a plan view and a cross-sectional view of a MOS field effect transistor according to an embodiment of the present invention.
제3a도 내지 제3e도는 본 발명의 실시예에 따른 모스 전계 효과 트랜지스터의 제조 공정도.3A to 3E are process drawings of the MOS field effect transistor according to the embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 11 : p형의 반도체 기판 2, 12 : 소자분리막1, 11: p-type semiconductor substrate 2, 12: device isolation film
3, 13 ; 소오스 4, 14 : 드레인3, 13; Sources 4 and 14: Drain
5, 15 : 게이트 6, 16 : 콘택홀5, 15: gate 6, 16: contact hole
17 : 트랜치17: trench
본 발명은 모스 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 특히 트랜지스터의 채널영역에 다수의 홈을 파서 그 홈의 표면을 따라 게이트 전극을 형성하여 트랜지스터의 유효 게이트 넓이를 증가시킴으로써, 트랜지스터의 특성열화 없이도 구동전류의 사용량을 크게 개선할 수 있는 모스 전계 효과 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS field effect transistor, and in particular, by digging a plurality of grooves in a channel region of a transistor and forming a gate electrode along the surface of the groove to increase the effective gate width of the transistor, without degrading the characteristics of the transistor. The present invention relates to a method for manufacturing a MOS field effect transistor that can greatly improve the amount of driving current used.
반도체 장치가 고집적화됨에 따라 트랜지스터의 구동능력을 높이기 위한 노력이 계속되고 있다. 모스 전계 효과 트랜지스터의 경우, 구동전류는 채널길이에 반비례하고 게이트 너비에 비례하며, 게이트 절연막의 두께에 반비례하는 값을 갖는다.As semiconductor devices have been highly integrated, efforts have been made to increase the driving capability of transistors. In the case of a MOS field effect transistor, the driving current is inversely proportional to the channel length, proportional to the gate width, and inversely proportional to the thickness of the gate insulating film.
트랜지스터의 크기가 작아짐에 따라 게이트의 길이는 소자의 집적도 및 구동전류 향상에 밀접한 관계를 가지게 되었으며 게이트의 구동능력 향상을 위해 게이트의 절연막을 감소시키는 데 주력해 왔다.As the size of the transistors decreases, the gate length becomes closely related to the integration density and driving current of the device.
여기서, 구동전류와 정비례하는 관계를 갖는 게이트 너비에 관하여 살펴보기로 하자.Here, the gate width having a relationship directly proportional to the driving current will be described.
많은 양의 구동전류를 필요로 하며 트랜지스터의 게이트 너비가 게이트 길이베 비해 통상 1000 - 100000배 가량되는 출력버퍼, 클럭구동회로 및 반도체 기억소자의 블럭 셀(block cell) 및 블럭 셀 사이의 여유공간이 좁은 주변회로와 같은 경우에 상기 게이트 너비를 배가한다면, 원하는 구동전류를 배가하게 되어 결국 장치의 집적도 개선에 큰 효과를 볼 수 있다.It requires a large amount of driving current, and the clearance between the block cell and block cell of the output buffer, clock driver circuit and semiconductor memory device, which is 1000 to 100,000 times larger than the gate length of the transistor. In the case of a narrow peripheral circuit, if the gate width is doubled, the desired driving current is doubled, which may have a great effect on improving the integration of the device.
특히, 상보형 모스 전계 효과 트랜지스터의 경우에 있어서 N형의 트랜지스터의 전자 이동도가 P형 트랜지스터의 전자 이동도에 비하여 2배 가량 크기 때문에 N형 트랜지스터의 게이트 너비에 비하여 통상 2 - 2.5배의 게이트 너비를 갖는 P형 트랜지스터를 사용하였다. 따라서, 이 경우에도 주어진 면적에서 게이트 너비를 배가 시키는 노력이 필요하다고 할 것이다.In particular, in the case of complementary MOS field effect transistors, the electron mobility of the N-type transistor is about twice as large as the electron mobility of the P-type transistor, so that the gate is usually 2 to 2.5 times the gate width of the N-type transistor. P-type transistors having a width were used. Therefore, even in this case, an effort to double the gate width in a given area is required.
종래의 모스 전계 효과 트랜지스터를 설명하면 다음과 같다.A conventional MOS field effect transistor is described as follows.
제1a도 내지 제1b도는 종래의 모스 전계 효과 트랜지스터의 평면도 및 단면도이다.1A to 1B are plan views and cross-sectional views of a conventional MOS field effect transistor.
제1a도는 반도체 기판(1)의 상부에 소자분리막(2)으로 둘러싸이는 액티브 영역이 구비되고, 좌우 방향으로 길게 연장되는 게이트(5)가 구비되고, 게이트(5) 양측에 소오스(3) 및 드레인(4) 영역이 형성된다.FIG. 1A shows an active region surrounded by an isolation layer 2 on an upper portion of the semiconductor substrate 1, a gate 5 extending in a horizontal direction, and a source 3 on both sides of the gate 5. The drain 4 region is formed.
상기 소오스(3)와 드레인(4)은 다수의 콘택홀(6)을 통해 금속배선과 각각 연결하여 전극을 형성하게 된다. 여기에서 트랜지스터의 구동전류에 영향을 주는 게이트 넓이와 채널 길이는 각각 W와 L로 표시되어 있다.The source 3 and the drain 4 are connected to metal wires through a plurality of contact holes 6 to form electrodes. Here, the gate width and channel length affecting the driving current of the transistor are denoted by W and L, respectively.
제1b도는 제1a도의 A - A' 방향을 따라서 도시한 단면도로서, 반도체 기판(1)에 트렌치형 소자분리막(2)이 형성되고, 전체 표면에 게이트 절연막(7)과 게이트(5)가 형성된 것을 도시하며 게이트 넓이는 W로 표시되어져 있다.FIG. 1B is a cross-sectional view taken along the A-A 'direction of FIG. 1A, in which a trench type isolation layer 2 is formed on a semiconductor substrate 1, and a gate insulating film 7 and a gate 5 are formed on an entire surface thereof. The gate width is indicated by W.
그러나, 상기와 같은 종래의 모스 전계 효과 트랜지스터는 구동전류와정비례하는 관계를 갖는 게이트 넓이가 반도체 기판의 평면부에 형성되어 반도체 기판의 많은 면적을 차지하는 문제점이 있다.However, the conventional MOS field effect transistor has a problem in that a gate width having a relationship in direct proportion to the driving current is formed in the planar portion of the semiconductor substrate and occupies a large area of the semiconductor substrate.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 본 발명은 통상으로 모스 전계 효과 트랜지스터를 제조한 후 마스크를 이용하여 게이트의 하부에다수의 홈을 형성하여 트랜지스터의 게이트 넓이를 증가함으로써, 트랜지스터의 특성열화 없이도 구동전류의 사용량을 크게 개선할 수 있는 모스 전계 효과 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to solve the above problems, and the present invention is generally manufactured by manufacturing a MOS field effect transistor to form a plurality of grooves in the lower portion of the gate by using a mask to increase the gate width of the transistor, It is an object of the present invention to provide a method for manufacturing a MOS field effect transistor that can significantly improve the amount of driving current used without deteriorating the characteristics of the transistor.
상기 목적을 달성하기 위하여 본 발명의 모스 전계 효과 트랜지스터의 제조 방법은 반도체 기판의 소자분리영역에 트렌치형 소자분리막을 형성하는 단계와, 전체 구조의 상부에 감광막 패턴을 형성하고, 노출된 반도체 기판을 식각하여 다수의 홈을 형성하는 단계와, 상기 감광막 패턴을 제거하고, 게이트 절연막을 형성하고, 그 상부에 폴리실리콘층을 형성하는 단계와, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘과 게이트 절연막을 식각하여 게이트를 형성하는 단계와, 인 또는 비소를 이온 주입하여 상기 게이트 양측의 반도체 기판에 고농도 영역의 소오스와 드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the manufacturing method of the MOS field effect transistor of the present invention comprises the steps of forming a trench type device isolation film in the device isolation region of the semiconductor substrate, forming a photoresist pattern on the upper portion of the overall structure, Etching to form a plurality of grooves, removing the photoresist pattern, forming a gate insulating film, forming a polysilicon layer thereon, and etching the polysilicon and the gate insulating film by an etching process using a gate mask. Forming a gate; and forming a source and a drain of a high concentration region in the semiconductor substrate on both sides of the gate by ion implanting phosphorus or arsenic.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
제2a도 내지 제2b도는 본 발명의 실시예에 따른 모스 전계 효과 트랜지스터를 도시한 평면도 및 단면도이다.2A to 2B are plan and cross-sectional views illustrating a MOS field effect transistor according to an exemplary embodiment of the present invention.
제2a도는 소자분리막(12)에 의해 둘러싸인 액티브 영역에서 게이트(15) 하부에 의 사각형 홈(16)이 구비된 것을 도시하며 상기 제1a도와 같이 게이트(15) 양측에 소오스(13), 드레인(14)이 구비되고, 상기 소오스(13)와 드레인(14)에 다수의 콘택홀(17)이 구비됨을 도시한다.FIG. 2A illustrates a rectangular groove 16 formed in the bottom of the gate 15 in the active region surrounded by the device isolation layer 12. The source 13 and the drain 13 are formed on both sides of the gate 15 as shown in FIG. 14 is provided, and a plurality of contact holes 17 are provided in the source 13 and the drain 14.
제2b도는 제2a도를 A- A' 방향으로 자른 단면도로서, 반도체 기판(11)의 채널영역에 다수의 홈(16)을 형성하고, 그 상부면에 게이트 절연막(17)과 게이트(15)를 형성하여 게이트 넓이 W'는 게이트 넓이 W에 비해 대폭 커지게 함으로써 모스 전계 효과 트랜지스터의 구동전류를 크게 늘일 수가 있다.FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2B, and a plurality of grooves 16 are formed in the channel region of the semiconductor substrate 11, and the gate insulating layer 17 and the gate 15 are formed on the upper surface thereof. The gate width W 'is significantly larger than the gate width W so that the driving current of the MOS field effect transistor can be greatly increased.
제3a도 내지 제3e도는 상기 제2b도의 구조를 제조하는 제조 공정도이다.3A to 3E are manufacturing process diagrams for producing the structure of FIG. 2B.
제3a도는 반도체 기판(21)의 소자분리영역에 트렌치형 소자분리막(22)을 형성한 단면도이다.3A is a cross-sectional view of the trench type isolation layer 22 formed in the device isolation region of the semiconductor substrate 21.
또, 제3b도와 같이 전체 반도체 기판 위에 감광막을 도포한 후, 다수의 홈을 형성하기 위해 감광막 패턴(23)을 형성한 다음, 노출된 반도체 기판(21)을 식각하여 제3c도와 같이 다수의 홈(24)을 형성한다.In addition, after the photoresist is coated on the entire semiconductor substrate as shown in FIG. 3B, the photoresist pattern 23 is formed to form a plurality of grooves, and then the exposed semiconductor substrate 21 is etched to form a plurality of grooves as shown in FIG. 3C. To form (24).
이후에 상기 감광막 패턴(23)을 제거하고, 제3d도와 같이 게이트 절연막(25)을 산화막으로 형성하고, 그 상부에 제3e도와 같이 폴리실리콘층을 형성하고, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘과 게이트 절연막(25)을 식각하여 게이트(26)을 형성한다. 이후 인 또는 비소를 이온 주입하여 게이트(26) 양측의 반도체 기판(21)에 고농도 영역의 소오스와 드레인(도시안됨)을 형성한다.Subsequently, the photoresist layer pattern 23 is removed, the gate insulating layer 25 is formed of an oxide layer as shown in FIG. 3d, a polysilicon layer is formed as shown in FIG. 3e, and polysilicon is formed by an etching process using a gate mask. And the gate insulating layer 25 are etched to form the gate 26. Thereafter, phosphorus or arsenic is ion implanted to form a source and a drain (not shown) in a high concentration region in the semiconductor substrate 21 on both sides of the gate 26.
상술한 바와 같이 본 발명의 모스 전계 효과 트랜지스터의 제조방법에 의하면 트랜지스터의 채널영역에 홈을 파서 유효채널영역의 표면적을 증대시킴으로 인하여 트랜지스터의 구동전류를 증가시켜 반도체 장치의 집적도를 증가하는 이점이 있다.As described above, the manufacturing method of the MOS field effect transistor of the present invention has the advantage of increasing the integration current of the semiconductor device by increasing the driving current of the transistor by increasing the surface area of the effective channel region by digging a channel region of the transistor. .
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|---|---|---|---|---|
| US7465985B2 (en) | 2005-10-14 | 2008-12-16 | Samsung Electronics Co., Ltd. | Non-volatile memory device and methods of forming the same |
| KR20230164309A (en) | 2022-05-25 | 2023-12-04 | 한양대학교 에리카산학협력단 | Fabrication method of multi-layer strain sensor and strain sensor using thereof |
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1995
- 1995-06-16 KR KR1019950016022A patent/KR0161737B1/en not_active IP Right Cessation
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| US7465985B2 (en) | 2005-10-14 | 2008-12-16 | Samsung Electronics Co., Ltd. | Non-volatile memory device and methods of forming the same |
| KR20230164309A (en) | 2022-05-25 | 2023-12-04 | 한양대학교 에리카산학협력단 | Fabrication method of multi-layer strain sensor and strain sensor using thereof |
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