KR100521431B1 - Fabrication method of mos transistor - Google Patents
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Abstract
모스 트랜지스터의 제조 방법에 관한 것으로, 그 목적은 누설전류를 방지하고 오프전류를 조절함에 있어서 더 큰 공정마진을 확보하는 것이다. 이를 위해 본 발명에서는 반도체 기판 상에 희생막을 증착하는 단계; 희생막을 선택적으로 식각하여 게이트구를 형성하는 단계; 게이트구를 통해 노출된 반도체 기판 상에 에피택셜(epitaxial)층을 형성하는 단계; 에피택셜층 상에 게이트산화막을 형성하는 단계; 게이트산화막 상에 게이트구를 매립하는 다결정실리콘층을 형성하는 단계; 희생막을 제거하는 단계; 다결정실리콘층을 마스크로 하여 반도체 기판 내에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하여 모스 트랜지스터를 제조한다.The present invention relates to a method of manufacturing a MOS transistor, and its purpose is to secure a larger process margin in preventing leakage current and controlling off current. To this end, the present invention comprises the steps of depositing a sacrificial film on a semiconductor substrate; Selectively etching the sacrificial layer to form a gate hole; Forming an epitaxial layer on the semiconductor substrate exposed through the gate sphere; Forming a gate oxide film on the epitaxial layer; Forming a polysilicon layer filling the gate sphere on the gate oxide film; Removing the sacrificial film; A MOS transistor is manufactured by forming impurity ions into a semiconductor substrate using a polysilicon layer as a mask to form source and drain regions.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 모스 트랜지스터를 제조하는 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a MOS transistor.
일반적으로 종래 모스 트랜지스터는 필드 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. In general, the MOS transistor is a type of field effect transistor (FET), and has a structure in which a gate oxide film and a gate are formed on a semiconductor substrate having a source and a drain region formed on the semiconductor substrate and the source and drain regions formed thereon. .
이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되어 소자를 작동시킨다.In the structure of the MOS transistor, metal wires for applying an electrical signal are connected to the source, the drain, and the gate, respectively, to operate the device.
도 1은 종래 모스 트랜지스터를 도시한 단면도이며, 여기에는, 실리콘웨이퍼(1)의 활성영역(active region) 표면에 소정폭의 게이트 산화막(3)과 게이트 전극으로 사용될 폴리실리콘(3)을 형성하고, 폴리실리콘(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 P형 또는 N형 도펀트를 저농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 엘디디(LDD:lightly doped drain)(4)를 형성하며, 폴리실리콘(3)의 양 측벽에 사이드월(side wall)(5)을 형성한 후, 사이드월(5) 및 폴리실리콘(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 LDD(4)와 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 소스, 드레인(5)을 형성한 것이 도시되어 있다. 1 is a cross-sectional view of a conventional MOS transistor, in which a gate oxide film 3 having a predetermined width and polysilicon 3 to be used as a gate electrode are formed on a surface of an active region of a silicon wafer 1; Lightly doped drain (LDD) is injected into the silicon wafer 1 of the device region by ion implanting P-type or N-type dopants at low concentration into the silicon wafer 1 of the device region using the polysilicon 3 as a mask. (4), and sidewalls (5) are formed on both sidewalls of the polysilicon (3), and then the sidewalls (5) and the polysilicon (3) are used as masks to form silicon in the device region. The source and drain 5 are formed in the silicon wafer 1 of the element region by ion implanting the wafer 1 with the same conductivity type dopant as the LDD 4 at a high concentration.
반도체 소자의 집적도가 향상됨에 따라 회로의 선폭도 좁아지게 되고 이에 따라 게이트의 크기 역시 작아지게 되어, 이른바 나노 게이트(nano gate)가 출현하고 있다.As the degree of integration of semiconductor devices is improved, the line width of the circuit is also narrowed, and thus the gate size is also reduced, so-called nano gates have emerged.
그러나, 종래 모스 트랜지스터 구조에서는 게이트 형성을 위한 사진식각공정의 한계로 인해 나노 게이트와 같이 작은 크기의 게이트를 구현하는 것은 불가능한 문제점이 있었다.However, in the conventional MOS transistor structure, it is impossible to implement a gate having a small size, such as a nano gate, due to the limitation of the photolithography process for forming the gate.
또한, 게이트의 폭이 작아지면 채널의 길이도 작아지고, 아울러 불순물 이온이 주입된 소스 및 드레인 영역에서 불순물 이온이 확산되어 채널 길이를 더욱 짧게 만드는 효과가 있다.In addition, as the width of the gate becomes smaller, the channel length becomes smaller, and impurity ions diffuse in the source and drain regions into which the impurity ions are implanted, thereby making the channel length shorter.
채널 길이가 지나치게 짧아지면 누설전류가 발생하고 직류에서 오프전류(off-current)을 조절하기가 어려워지는 문제점이 있었다.If the channel length is too short, leakage current occurs and it is difficult to control off-current at direct current.
따라서, 소형화에 유리한 새로운 구조의 모스 트랜지스터 및 그 제조방법이 요구되고 있는 실정이다.Therefore, there is a demand for a MOS transistor having a new structure and a method of manufacturing the same, which are advantageous for miniaturization.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 누설전류를 방지하고 오프전류를 조절함에 있어서 더 큰 공정마진을 확보하는 것이다.The present invention is to solve the above problems, the object is to ensure a larger process margin in preventing leakage current and adjusting the off current.
본 발명의 다른 목적은 동일한 게이트 폭에 대하여 보다 더 긴 채널 길이를 확보하는 것이다.Another object of the present invention is to ensure longer channel lengths for the same gate width.
본 발명의 또 다른 목적은 소형화에 유리하여 나노 게이트를 구현하는 모스 트랜지스터 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a MOS transistor and a method for manufacturing the same to implement a nano-gate in favor of miniaturization.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 게이트산화막 하부에 에피택셜 실리콘층을 형성하여 게이트전극의 위치를 높이는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that the epitaxial silicon layer is formed below the gate oxide layer to increase the position of the gate electrode.
즉, 본 발명에 따른 모스 트랜지스터 제조 방법은, 반도체 기판 상에 희생막을 증착하는 단계; 희생막을 선택적으로 식각하여 게이트구를 형성하는 단계; 게이트구를 통해 노출된 반도체 기판 상에 에피택셜(epitaxial)층을 형성하는 단계; 에피택셜층 상에 게이트산화막을 형성하는 단계; 게이트산화막 상에 게이트전극을 형성하는 형성하는 단계; 희생막을 제거하는 단계; 게이트전극을 마스크로 하여 반도체 기판 내에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진다.That is, the method of manufacturing a MOS transistor according to the present invention includes the steps of depositing a sacrificial film on a semiconductor substrate; Selectively etching the sacrificial layer to form a gate hole; Forming an epitaxial layer on the semiconductor substrate exposed through the gate sphere; Forming a gate oxide film on the epitaxial layer; Forming a gate electrode on the gate oxide film; Removing the sacrificial film; And implanting impurity ions into the semiconductor substrate using the gate electrode as a mask to form source and drain regions.
이 때 희생막으로는, 질화막을 100-500Å 두께로 형성하고 질화막 상에 산화막을 2000-4000Å 두께로 형성하는 것이 바람직하며, 희생막 제거 단계에서는 산화막 및 질화막을 순차적으로 습식식각하여 제거하는 것이 바람직하다.In this case, as the sacrificial film, it is preferable to form a nitride film having a thickness of 100-500 kPa and an oxide film having a thickness of 2000-4000 kPa on the nitride film. In the sacrificial film removing step, it is preferable that the oxide film and the nitride film are sequentially wet-etched and removed. Do.
반도체 기판으로는 실리콘웨이퍼를 사용하고, 에피택셜층으로는 에피택셜 실리콘층을 100-500Å 두께로 에피택셜 성장시키는 것이 바람직하다.It is preferable to use a silicon wafer as a semiconductor substrate, and to epitaxially grow an epitaxial silicon layer to a thickness of 100-500 kV as the epitaxial layer.
게이트전극 형성 단계에서는, 게이트산화막을 포함하여 희생막의 상부 전면에 게이트구를 매립하도록 다결정실리콘층을 형성한 후, 희생막이 노출될 때까지 다결정실리콘층을 화학기계적 연마하는 것이 바람직하다.In the gate electrode forming step, it is preferable to form a polysilicon layer including a gate oxide film so as to fill the gate sphere on the entire upper surface of the sacrificial film, and then chemically mechanically polish the polycrystalline silicon layer until the sacrificial film is exposed.
소스 및 드레인 영역 형성 단계에서는, 불순물 이온 주입 전에 다결정실리콘층을 포함하여 반도체 기판의 상부 전면에 보호막을 형성하는 단계를 더 포함하는 것이 바람직하다. 소스 및 드레인 영역 형성 단계에서는, 다결정실리콘층을 마스크로 하여 반도체 기판 내에 불순물 이온을 저농도로 주입하여 엘디디(LDD) 영역을 형성한 후, 다결정실리콘층, 게이트산화막 및 에피택셜층의 측벽에 사이드월을 형성하고, 사이드월 및 다결정실리콘층을 마스크로 하여 반도체 기판 내에 불순물 이온을 고농도로 주입하여 고농도 불순물 주입 영역을 형성하는 것이 바람직하다.In the forming of the source and drain regions, it is preferable to further include forming a protective film on the entire upper surface of the semiconductor substrate including the polysilicon layer before implanting the impurity ions. In the source and drain region forming step, the LDD region is formed by implanting impurity ions into the semiconductor substrate at low concentration using the polysilicon layer as a mask, and then the sidewalls of the polysilicon layer, the gate oxide film, and the epitaxial layer are formed on the sidewalls. It is preferable to form a high concentration impurity implantation region by forming a wall and implanting impurity ions at high concentration into a semiconductor substrate using sidewalls and polycrystalline silicon layers as masks.
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이하, 본 발명에 따른 모스 트랜지스터 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a MOS transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 2f는 본 발명에 따른 모스 트랜지스터 제조 방법을 도시한 단면도이며, 도 2f에는 본 발명에 따른 모스 트랜지스터가 도시되어 있다.2A to 2F are cross-sectional views illustrating a MOS transistor manufacturing method according to the present invention, and FIG. 2F illustrates a MOS transistor according to the present invention.
도 2f에 도시된 바와 같이, 본 발명에 따른 모스 트랜지스터는 반도체 기판 상(11)에 형성된 소정폭의 에피택셜층(14)과, 에피택셜층(14) 상에 형성된 게이트산화막(15)과, 게이트산화막(15) 상에 형성된 게이트전극(16), 그리고 게이트전극(16) 외방의 반도체 기판(11) 내에 형성되고 불순물 이온이 주입된 소스 및 드레인 영역(18, 20)으로 이루어져 있다.As shown in FIG. 2F, the MOS transistor according to the present invention includes an epitaxial layer 14 having a predetermined width formed on the semiconductor substrate 11, a gate oxide film 15 formed on the epitaxial layer 14, and The gate electrode 16 formed on the gate oxide film 15 and the source and drain regions 18 and 20 formed in the semiconductor substrate 11 outside the gate electrode 16 and implanted with impurity ions are formed.
여기서, 반도체 기판(11)은 실리콘웨이퍼이고, 에피택셜층(14)으로는 에피택셜 실리콘층이 100-500Å 두께로 에피택셜 성장된 것이다.Here, the semiconductor substrate 11 is a silicon wafer, and as the epitaxial layer 14, the epitaxial silicon layer is epitaxially grown to a thickness of 100-500 Å.
또한, 게이트전극(16)은 다결정실리콘으로 이루어져 있다.In addition, the gate electrode 16 is made of polycrystalline silicon.
그리고 게이트전극(16)을 포함하여 반도체 기판(11)의 상부 전면에는 보호막(17)이 형성될 수 있다. The passivation layer 17 may be formed on the entire upper surface of the semiconductor substrate 11 including the gate electrode 16.
게이트전극(16), 게이트산화막(15), 및 에피택셜층(14)의 측벽에는 질화막으로 이루어진 사이드월(19)이 형성되어 있다.Sidewalls 19 formed of a nitride film are formed on the sidewalls of the gate electrode 16, the gate oxide film 15, and the epitaxial layer 14.
소스 및 드레인 영역은 게이트전극(19) 외방의 반도체 기판 내에 불순물 이온이 저농도로 주입된 엘디디(LDD) 영역(18)과, 사이드월(19) 외방의 반도체 기판 내에는 불순물 이온이 고농도로 주입된 고농도 불순물 영역(20)으로 이루어져 있다.In the source and drain regions, the LDD region 18 in which impurity ions are injected into the semiconductor substrate outside the gate electrode 19 at a low concentration, and the impurity ions are implanted in the semiconductor substrate outside the sidewall 19 at a high concentration. Composed of highly concentrated impurity regions 20.
이러한 구조의 모스 트랜지스터에서는 소자 작동시 게이트전극(16)에 전압이 인가되면 한 쪽의 엘디디 영역(18)으로부터 에피택셜층(14)을 거쳐 다른 쪽의 엘디디 영역(18)으로 전류가 흐른다. 따라서 채널은 엘디디 영역(18)에서 이보다 높은 에피택셜층(14)으로 휘어져 올라갔다가 다시 휘어져 내려오는 형상으로 형성되며, 따라서 종래 직선형의 채널에 비해 채널의 길이가 더 길다. In a MOS transistor having such a structure, when a voltage is applied to the gate electrode 16 during device operation, a current flows from one LED region 18 through the epitaxial layer 14 to the other LED region 18. . Accordingly, the channel is formed to be bent up to the higher epitaxial layer 14 in the LED region 18 and then bend down again. Therefore, the length of the channel is longer than that of the conventional straight channel.
그러면, 상술한 바와 같은 모스 트랜지스터를 제조하는 방법에 대해 상세히 설명한다.Next, a method of manufacturing the MOS transistor as described above will be described in detail.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(11) 상에 희생막으로서 질화막(12) 및 산화막(13)을 형성한다.First, as shown in FIG. 2A, the nitride film 12 and the oxide film 13 are formed on the semiconductor substrate 11 as a sacrificial film.
이 때 질화막(12)은 100-500Å 두께로 형성하고, 산화막(13)은 2000-4000Å 두께로 형성하는 것이 바람직하다.At this time, the nitride film 12 is preferably formed to have a thickness of 100-500 kPa, and the oxide film 13 is preferably formed to have a thickness of 2000-4000 kPa.
다음, 도 2b에 도시된 바와 같이, 희생막인 산화막(13)과 질화막(12)을 선택적으로 식각하여 소정폭의 게이트구(100)를 형성한 후, 게이트구(100)를 통해 노출되는 반도체 기판 상에 에피택셜층(14)을 형성한다.Next, as shown in FIG. 2B, after the oxide film 13 and the nitride film 12 which are sacrificial layers are selectively etched to form a gate hole 100 having a predetermined width, the semiconductor is exposed through the gate hole 100. An epitaxial layer 14 is formed on the substrate.
반도체 기판(11)으로서 실리콘웨이퍼를 사용할 경우, 에피택셜층(14)으로서 실리콘층을 약 100-500Å 두께로 에피택셜 성장시킬 수 있다.When using a silicon wafer as the semiconductor substrate 11, the silicon layer as the epitaxial layer 14 can be epitaxially grown to a thickness of about 100-500 Å.
다음, 도 2c에 도시된 바와 같이, 에피택셜층(14) 상에 게이트산화막(15)을 형성한 후, 게이트산화막(15)을 포함하여 산화막(13)의 상부 전면에 게이트구(100)를 충분히 매립하도록 다결정실리콘층(16)을 형성한다.Next, as shown in FIG. 2C, after the gate oxide film 15 is formed on the epitaxial layer 14, the gate hole 100 is formed on the entire upper surface of the oxide film 13 including the gate oxide film 15. The polysilicon layer 16 is formed to be sufficiently buried.
다음, 도 2d에 도시된 바와 같이, 산화막(13)이 노출될 때까지 다결정실리콘층(16)을 화학기계적 연마하며, 결과적으로 게이트구(100) 내에 매립된 다결정실리콘층(16)이 게이트전극을 이룬다. 이 때 게이트전극의 높이를 화학기계적 연마하는 시간에 의해 조절할 수 있다.Next, as shown in FIG. 2D, the polysilicon layer 16 is chemically mechanically polished until the oxide film 13 is exposed, and as a result, the polysilicon layer 16 embedded in the gate hole 100 is a gate electrode. To achieve. At this time, the height of the gate electrode can be adjusted by the time of chemical mechanical polishing.
이러한 방법으로 형성된 게이트전극의 하부에는 에피택셜층이 존재하기 때문에 에피택셜층의 두께만큼 게이트전극의 위치가 높아진 결과를 가져오며, 이와 같이 게이트전극의 위치가 높아지면 게이트산화막을 따라 흐르는 전류의 흐름이 바뀌게 되어 기존보다 채널의 길이가 더 길어진다.Since the epitaxial layer exists under the gate electrode formed in this way, the position of the gate electrode is increased by the thickness of the epitaxial layer.In this way, when the position of the gate electrode is increased, the current flows along the gate oxide film. This changes the length of the channel longer than before.
다음, 도 2e에 도시된 바와 같이, 산화막(13) 및 질화막(12)을 순차적으로 습식식각하여 제거한다. Next, as illustrated in FIG. 2E, the oxide film 13 and the nitride film 12 are sequentially wet-etched and removed.
이어서, 불순물 이온 주입 시 게이트전극을 보호하기 위해 게이트전극을 포함하여 반도체 기판(11)의 상부 전면에 보호막(17)을 형성한다.Subsequently, the passivation layer 17 is formed on the entire upper surface of the semiconductor substrate 11 including the gate electrode to protect the gate electrode during impurity ion implantation.
다음, 게이트전극을 이루는 다결정실리콘층(16)을 마스크로 하여 반도체 기판(11) 내에 불순물 이온을 저농도로 주입하여 엘디디 영역(18)을 형성한다.Next, the LED region 18 is formed by implanting impurity ions at low concentration into the semiconductor substrate 11 using the polysilicon layer 16 constituting the gate electrode as a mask.
다음, 도 2f에 도시된 바와 같이, 보호막(17) 상에 질화막을 형성한 후 수직식각하여 게이트전극을 이루는 다결정실리콘층(16), 게이트산화막(15), 및 에피택셜층(14)의 측벽 상에 위치한 보호막(17) 상에만 남김으로써 사이드월(19)을 형성한다.Next, as shown in FIG. 2F, a sidewall of the polysilicon layer 16, the gate oxide layer 15, and the epitaxial layer 14 forming a gate electrode after forming a nitride film on the passivation layer 17 to form a gate electrode. The sidewalls 19 are formed by leaving only on the passivation layer 17 located thereon.
이어서, 사이드월(19) 및 게이트전극을 이루는 다결정실리콘층(16)을 마스크로 하여 반도체 기판 내에 불순물 이온을 고농도로 주입하여 고농도 불순물 영역인 소스 및 드레인 영역(20)을 형성한다.Subsequently, a high concentration of impurity ions are implanted into the semiconductor substrate using the polysilicon layer 16 constituting the sidewall 19 and the gate electrode as a mask to form the source and drain regions 20 which are high concentration impurity regions.
이로써, 본 발명에 따른 모스 트랜지스터 제조를 완료한다.This completes the manufacture of the MOS transistor according to the present invention.
상술한 바와 같이, 본 발명에서는 희생막을 이용하여 소정폭의 게이트구를 형성한 다음 게이트구를 통해 노출된 반도체 기판 상에 에피택셜층을 형성하고, 그 위에 게이트산화막 및 게이트전극을 형성하기 때문에, 에피택셜층의 두께만큼 게이트전극의 위치가 높아진 결과를 가져온다. 이와 같이 게이트전극의 위치가 높아지면 엘디디 영역으로부터 에피택셜층을 따라 흐르는 전류의 흐름이 바뀌게 되어 기존보다 채널의 길이가 더 길어지는 효과가 있다. As described above, in the present invention, since the gate hole having a predetermined width is formed using the sacrificial film, the epitaxial layer is formed on the semiconductor substrate exposed through the gate hole, and the gate oxide film and the gate electrode are formed thereon. This results in the position of the gate electrode being increased by the thickness of the epitaxial layer. As such, when the position of the gate electrode is increased, the flow of current flowing from the LED region along the epitaxial layer is changed, and thus the length of the channel is longer than before.
따라서, 누설전류를 방지하고 오프전류를 조절함에 있어서 더 큰 공정마진을 확보하는 효과가 있다.Therefore, there is an effect of ensuring a larger process margin in preventing leakage current and adjusting the off current.
또한, 동일한 게이트 폭에 대하여 더 긴 채널 길이를 가지므로 소형화에 유리하여 나노 게이트의 구현이 가능한 효과가 있다.In addition, since it has a longer channel length for the same gate width, it is advantageous in miniaturization, and there is an effect that a nano gate can be realized.
도 1은 종래 모스 트랜지스터를 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional MOS transistor.
도 2a 내지 도 2f는 본 발명에 따른 모스 트랜지스터 제조 방법을 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a MOS transistor manufacturing method according to the present invention.
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