JP2005302914A - Mos field-effect transistor and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a field-effect transistor capable of decreasing contact resistance and reducing junction capacitance. <P>SOLUTION: A MOS field-effect transistor comprises a second conduction type semiconductor substrate on which a gate electrode is formed via an insulating layer between a first conduction type source region and a first conduction type drain region. The transistor is constituted by forming a source electrode and a drain electrode on the source region and the drain region, respectively. The drain electrode comprises a plurality of drain contact electrodes. Each of the drain contact electrodes is formed such that it is in ohmic contact with the front surface of a concave portion formed in the drain region. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、高効率でかつ高利得のＭＯＳ電界効果トランジスタ、特に、高周波用又は高出力用のＭＯＳ電界効果トランジスタとその製造方法に関する。   The present invention relates to a high-efficiency and high-gain MOS field effect transistor, and more particularly to a high-frequency or high-power MOS field effect transistor and a method for manufacturing the same.

従来のＭＯＳ型電界効果トランジスタは、例えば、特許文献１に示されている。
また、一般的に、従来のＭＯＳ型電界効果トランジスタの電極構造は、例えば、図１０の平面図に示すように、動作領域１１において、ゲート電極１２の両側にソースＮ＋コンタクト領域１０２とドレインＮ＋コンタクト領域１０１を形成し、そのソースＮ＋コンタクト領域１０２とドレインＮ＋コンタクト領域１０１にそれぞれ細長いコンタクト電極を形成することにより構成されている。
特開２００３−８６５３５号公報 A conventional MOS field effect transistor is disclosed in Patent Document 1, for example.
In general, the electrode structure of a conventional MOS field effect transistor has, for example, a source N + contact region 102 and a drain N on both sides of the gate electrode 12 in the operation region 11 as shown in the plan view of FIG. A + contact region 101 is formed, and elongated contact electrodes are formed in the source N + contact region 102 and the drain N + contact region 101, respectively.
JP 2003-86535 A

しかしながら、細長いコンタクト電極を形成するとコンタクト抵抗は低くできるが、接合容量が大きくなるという問題点があり、高効率化及び高利得化が困難であった。   However, when the elongated contact electrode is formed, the contact resistance can be lowered, but there is a problem that the junction capacitance becomes large, and it is difficult to achieve high efficiency and high gain.

そこで、本発明は、コンタクト抵抗を低くできかつ接合容量を小さくできる電界効果トランジスタを提供することを目的とする。   Therefore, an object of the present invention is to provide a field effect transistor that can reduce contact resistance and junction capacitance.

以上の目的を達成するために、本発明に係るＭＯＳ型電界効果トランジスタは、第１の導電型のソース領域と第１の導電型のドレイン領域の間に絶縁層を介してゲート電極が形成された第２の導電型の半導体基板を備え、前記ソース領域と前記ドレイン領域にそれぞれソース電極とドレイン電極が形成されてなるＭＯＳ型電界効果トランジスタであって、
前記ドレイン電極は、複数のドレインコンタクト電極からなり、そのドレインコンタクト電極はそれぞれ、前記ドレイン領域に形成された凹部の表面とオーミック接触するように形成されたことを特徴とする。 In order to achieve the above object, in the MOS field effect transistor according to the present invention, a gate electrode is formed between a first conductivity type source region and a first conductivity type drain region via an insulating layer. A MOS type field effect transistor comprising a semiconductor substrate of the second conductivity type, wherein a source electrode and a drain electrode are formed in the source region and the drain region, respectively.
The drain electrode is composed of a plurality of drain contact electrodes, and each drain contact electrode is formed so as to be in ohmic contact with the surface of a recess formed in the drain region.

以上のように構成された本発明に係るＭＯＳ型電界効果トランジスタは、前記ドレイン電極が複数のドレインコンタクト電極からなり、そのドレインコンタクト電極がそれぞれ、前記ドレイン領域に形成された凹部の表面とオーミック接触するように形成されているので、コンタクト抵抗を低くできかつ接合容量を小さくできる。   In the MOS field effect transistor according to the present invention configured as described above, the drain electrode is composed of a plurality of drain contact electrodes, and each drain contact electrode is in ohmic contact with the surface of the recess formed in the drain region. Thus, the contact resistance can be lowered and the junction capacitance can be reduced.

以下、図面を参照しながら本発明の実施の形態に係るＭＯＳ型電界効果トランジスタの構成について説明する。
図１は、ＭＯＳ型電界効果トランジスタの電極構造を示す平面図であり、図２は、素子の構造を示す図１のＡ−Ａ’線についての断面図である。尚、図１及び図２には、ＭＯＳ型電界効果トランジスタの動作領域１１について示している。 The configuration of the MOS field effect transistor according to the embodiment of the present invention will be described below with reference to the drawings.
FIG. 1 is a plan view showing an electrode structure of a MOS field effect transistor, and FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1 showing the structure of the element. 1 and 2 show the operating region 11 of the MOS field effect transistor.

本実施の形態のＭＯＳ型電界効果トランジスタは、図２に示すように、ｐ型シリコン半導体基板１の一方の主面に、ｎ型のドレイン領域２とｎ型のソース領域３とを一定の間隔を置いて形成し、そのｎ型のドレイン領域２とｎ型のソース領域３との間に絶縁層４を介してゲート電極７を形成し、さらにｎ型のドレイン領域２とｎ型のソース領域３とにドレイン電極５及びソース電極６とをそれぞれ形成することにより構成される。
尚、実施の形態のＭＯＳ型電界効果トランジスタでは、ドレイン領域２は、Ｎ−ドレイン領域２２と、そのＮ−ドレイン領域２２の中にＮ−ドレイン領域２２より高濃度にｎ型不純物がドープされた複数のＮ＋ドレイン領域２４からなっており、各Ｎ＋ドレイン領域２４とオーミック接触するようにドレイン電極５は形成される。このＮ＋ドレイン領域２４を形成することにより、ドレイン電極５とドレイン領域との間のオーミック接触抵抗を低くできる。 As shown in FIG. 2, the MOS field effect transistor according to the present embodiment has an n-type drain region 2 and an n-type source region 3 spaced apart from each other on one main surface of a p-type silicon semiconductor substrate 1. The gate electrode 7 is formed between the n-type drain region 2 and the n-type source region 3 via the insulating layer 4, and the n-type drain region 2 and the n-type source region are formed. 3 are formed by forming a drain electrode 5 and a source electrode 6 respectively.
In the MOS-type field effect transistor of the embodiment, the drain region 2, N - drain region 22, the the N - in the drain region 22 N - n-type impurity in higher concentration than the drain region 22 is doped and consists of a plurality of N + drain region 24, the N + drain region 24 and the drain electrode 5 to ohmic contact is formed. By forming the N + drain region 24, the ohmic contact resistance between the drain electrode 5 and the drain region can be lowered.

ここで、特に、本実施の形態のＭＯＳ型電界効果トランジスタは、（１）ドレイン電極５が複数のドレインコンタクト電極１３からなり（図１）、そのドレインコンタクト電極１３はそれぞれ、Ｎ＋ドレイン領域２４にそれぞれ形成された凹部２３ｄの表面とオーミック接触するように形成され（図２）、（２）ソース電極６は複数のソースコンタクト電極１４からなり、そのソースコンタクト電極１４はそれぞれ、ソース領域３に各ソースコンタクト電極１４に対応して設けられた凹部２３ｓの表面とオーミック接触するように形成されていることを特徴としている（図２）。 Here, in particular, in the MOS field effect transistor of this embodiment, (1) the drain electrode 5 is composed of a plurality of drain contact electrodes 13 (FIG. 1), and each of the drain contact electrodes 13 is an N + drain region 24. (2) The source electrode 6 is composed of a plurality of source contact electrodes 14, and each of the source contact electrodes 14 is formed in the source region 3 respectively. It is characterized in that it is formed in ohmic contact with the surface of the recess 23s provided corresponding to each source contact electrode 14 (FIG. 2).

また、本実施の形態のＭＯＳ型電界効果トランジスタでは、ゲート電極７は互いに平行に形成された複数のラインゲート電極１２からなり、そのラインゲート電極１２の間に交互に、ライン状にドレイン領域２とソース領域３が形成され、そのライン状にドレイン領域２とソース領域３にそれぞれ、次のようにドレイン電極５とソース電極６とが形成されている。   In the MOS field effect transistor of the present embodiment, the gate electrode 7 is composed of a plurality of line gate electrodes 12 formed in parallel to each other, and the drain regions 2 are alternately arranged in a line between the line gate electrodes 12. The source region 3 is formed, and the drain electrode 5 and the source electrode 6 are respectively formed in the drain region 2 and the source region 3 in the line shape as follows.

すなわち、ドレイン領域２には、複数のドレインコンタクト電極１３がラインゲート電極１２と平行な方向に配列されるように形成され、ソース領域３には、複数のソースコンタクト電極１４がラインゲート電極１２と平行な方向に配列されるように形成されるように形成される。このようなラインゲート電極を用いることにより、高効率でかつ高出力のＭＯＳ電界効果トランジスタを構成することができる。   That is, a plurality of drain contact electrodes 13 are formed in the drain region 2 so as to be arranged in a direction parallel to the line gate electrode 12, and a plurality of source contact electrodes 14 are formed in the source region 3 with the line gate electrode 12. It is formed so as to be arranged in parallel directions. By using such a line gate electrode, a high-efficiency and high-output MOS field effect transistor can be configured.

以上のように構成された実施の形態のＭＯＳ電界効果トランジスタに、ドレイン電圧を印加すると、Ｎ−ドレイン領域２２は空乏化し、Ｎ＋ドレイン領域２４は空乏化しない。このとき、空乏化したＮ−ドレイン領域２２を介してＮ＋ドレイン領域２４と他の導電層との間にドレイン−基板間容量が形成される。 When a drain voltage is applied to the MOS field effect transistor of the embodiment configured as described above, the N − drain region 22 is depleted and the N + drain region 24 is not depleted. At this time, a drain-substrate capacitance is formed between the N + drain region 24 and another conductive layer via the depleted N − drain region 22.

しかしながら、本実施の形態では、Ｎ＋ドレイン領域２４を複数個鎖状に配列しているので、Ｎ−ドレイン領域２２とＮ＋ドレイン領域２４の境界面積を小さくできるので、ドレイン−基板間容量を小さくできる。
また、凹部２３ｄ，ｓのうちの底面とゲート電極に平行な側面は、それらの面積を増加させるにしたがって容量を増大させるが、ゲート電極と直交する方向の側面はその面積が増加しても容量を形成する他方の導電体との対向面積は増加しないので、不要な容量を増加させることはない。 However, in this embodiment, since a plurality of N + drain regions 24 are arranged in a chain, the boundary area between the N − drain region 22 and the N + drain region 24 can be reduced, so that the drain-substrate capacitance is reduced. it can.
The side surfaces parallel to the bottom surface and the gate electrode of the recesses 23d and s increase the capacity as their area increases, but the side surface in the direction orthogonal to the gate electrode increases the capacity even if the area increases. Since the opposing area with the other conductor forming the electrode does not increase, unnecessary capacitance is not increased.

一方、本実施の形態のＭＯＳ型電界効果トランジスタは、ドレインコンタクト電極１３がそれぞれＮ＋ドレイン領域２４に形成された凹部２３ｄの表面とオーミック接触するように形成されているので、ドレインコンタクト電極１３とＮ＋ドレイン領域２４の接触面積を大きくできる。
したがって、本実施の形態のＭＯＳ型電界効果トランジスタは、ドレインコンタクト電極１３とＮ＋ドレイン領域２４の間のオーミック接触抵抗を低くでき、かつ接合容量を小さくできる。 On the other hand, the MOS field effect transistor of the present embodiment is formed so that the drain contact electrode 13 is in ohmic contact with the surface of the recess 23 d formed in the N + drain region 24. The contact area of the N + drain region 24 can be increased.
Therefore, the MOS field effect transistor of the present embodiment can reduce the ohmic contact resistance between the drain contact electrode 13 and the N + drain region 24 and can reduce the junction capacitance.

図４は、凹部の深さ（プラグの挿入深さ）を０．３μｍ（Ｌ１）、凹部の深さを０．２μｍ（Ｌ２）、凹部の深さを０．１μｍ（Ｌ３）、凹部を形成していない場合（Ｌ４）の各場合における、コンタクト幅に対するコンタクト面積を示したものである。
尚、図４〜図６の評価において、コンタクトを形成する領域の領域長（Ｎ＋ドレイン領域２４又はソース領域３のゲート電極と平行な方向における長さ）は、１００μｍとし、コンタクト電極間の間隔（ドレインコンタクト電極１３又はソースコンタクト電極１４の間隔）は、０．６μｍとした。
また、コンタクト電極の断面は正方形とし、図４〜６のコンタクト幅はコンタクト電極の正方形断面の一辺の長さを表わしている。 In FIG. 4, the depth of the recess (plug insertion depth) is 0.3 μm (L1), the depth of the recess is 0.2 μm (L2), the depth of the recess is 0.1 μm (L3), and the recess is formed. It shows the contact area with respect to the contact width in each case of not performing (L4).
In the evaluation of FIGS. 4 to 6, the region length of the region for forming the contact (the length of the N + drain region 24 or the source region 3 in the direction parallel to the gate electrode) is 100 μm, and the distance between the contact electrodes The (interval between the drain contact electrode 13 or the source contact electrode 14) was 0.6 μm.
The cross section of the contact electrode is square, and the contact widths in FIGS. 4 to 6 represent the length of one side of the square cross section of the contact electrode.

また、図４において、Ｌ１１の符号を付して示す線は、横軸に示すコンタクト幅で長さ１００μｍの連続したストライプ電極を形成した場合のコンタクト面積を示している。
図４のグラフに示すように、本例では、プラグの挿入深さを、０．２μｍ、０．３μｍとした場合には、連続したストライプ電極とした場合に比較して、コンタクト面積を大きくできることがわかる。 In FIG. 4, a line denoted by reference numeral L11 indicates a contact area when a continuous stripe electrode having a contact width indicated by the horizontal axis and a length of 100 μm is formed.
As shown in the graph of FIG. 4, in this example, when the plug insertion depth is set to 0.2 μm and 0.3 μm, the contact area can be increased as compared with the case of a continuous stripe electrode. I understand.

図５は、コンタクト幅を０．８μｍ（Ｌ５）、０．５μｍ（Ｌ６）、０．３μｍ（Ｌ７）とした場合における、凹部の深さに対するコンタクト面積をそれぞれ示したものである。
また、図５において、破線Ｌ１２、Ｌ１３、Ｌ１４には、比較のために、コンタクト幅０．８μｍ、０．５μｍ、０．３μｍの各場合においてそれぞれ、長さ１００μｍの連続したストライプ電極を形成した場合のコンタクト面積を示している。 FIG. 5 shows the contact area with respect to the depth of the recess when the contact width is 0.8 μm (L5), 0.5 μm (L6), and 0.3 μm (L7), respectively.
In FIG. 5, continuous stripe electrodes having a length of 100 μm are formed on the broken lines L12, L13, and L14 for comparison in each case of a contact width of 0.8 μm, 0.5 μm, and 0.3 μm. The contact area in the case is shown.

図５から、本例では、凹部の深さを０．１５μｍ以上にすると、連続したストライプ電極とした場合に比較して、コンタクト面積を大きくできることがわかる。   From FIG. 5, it can be seen that in this example, the contact area can be increased when the depth of the recesses is 0.15 μm or more, as compared with the case of a continuous stripe electrode.

また、図６には、本実施の形態のＭＯＳ電界効果トランジスタにおける逆方向電圧ＶＤＳに対する出力容量Ｃｄｓを示している。
尚、図６の例は、それぞれ正方形断面の一辺が０．８μｍである複数のドレインコンタクト電極１３と複数のソースコンタクト電極１４を、それぞれ１００μｍの長さのドレイン領域２とソース領域３に０．６μｍ間隔で配列した実施の形態のＭＯＳ電界効果トランジスタにおける例である。
また、図６において、Ｌ１５の符号を付して示す線は、０．８μｍのコンタクト幅で長さ１００μｍの連続したストライプ電極を、ドレイン領域２とソース領域３にそれぞれ形成した以外は、上記例と同様に構成したＭＯＳ電界効果トランジスタにおける逆方向電圧ＶＤＳに対する出力容量Ｃｄｓを示している。 FIG. 6 shows the output capacitance Cds with respect to the reverse voltage VDS in the MOS field effect transistor of this embodiment.
In the example of FIG. 6, a plurality of drain contact electrodes 13 and a plurality of source contact electrodes 14 each having a side of a square cross section of 0.8 μm are placed in the drain region 2 and the source region 3 each having a length of 100 μm. It is an example in the MOS field effect transistor according to the embodiment arranged at intervals of 6 μm.
In FIG. 6, the line indicated by the symbol L15 is the same as the above example except that continuous stripe electrodes having a contact width of 0.8 μm and a length of 100 μm are formed in the drain region 2 and the source region 3, respectively. The output capacitance Cds with respect to the reverse voltage VDS in the MOS field effect transistor configured similarly to FIG.

図６に示すように、Ｎ−ドレイン層２２が空乏化した場合、約４０％容量が低減されている。 As shown in FIG. 6, when the N − drain layer 22 is depleted, the capacity is reduced by about 40%.

以上説明したように、本発明に係るＭＯＳ電界効果トランジスタは、ドレインコンタクト電極１３がそれぞれＮ＋ドレイン領域２４に形成された凹部２３ｄの表面とオーミック接触するように形成されているので、ドレインコンタクト電極１３とＮ＋ドレイン領域２４の接触面積を大きくでき、かつ接合容量を小さくできる。
また、本実施の形態に係るＭＯＳ電界効果トランジスタはさらに、ソースコンタクト電極１４がそれぞれ、Ｎ＋ソース領域３に形成された凹部２３ｓの表面とオーミック接触するように形成されているので、ソースコンタクト電極１４とＮ＋ソース領域３の接触面積を大きくでき、かつさらに接合容量を小さくできる。 As described above, the MOS field effect transistor according to the present invention is formed so that the drain contact electrode 13 is in ohmic contact with the surface of the recess 23d formed in the N + drain region 24, respectively. The contact area between the N 13 and the N + drain region 24 can be increased, and the junction capacitance can be reduced.
Further, the MOS field effect transistor according to the present embodiment is further formed so that the source contact electrode 14 is in ohmic contact with the surface of the recess 23 s formed in the N + source region 3. 14 and the N + source region 3 can be increased in contact area, and the junction capacitance can be further decreased.

以下、本実施の形態のＭＯＳ電界効果トランジスタの製造方法について説明する。
本方法では、まず、ｐ型シリコン基板１の一方の表面に、絶縁膜４を介してゲート電極１２を互いに平行に形成し、そのゲート電極１２をマスクとして、ドレイン領域２とソース領域３を形成する領域に、例えば、Ａｓ＋又はＰ＋を注入してそれぞれＮ−領域を形成する（ゲートセルフアラインプロセス）。 A method for manufacturing the MOS field effect transistor according to the present embodiment will be described below.
In this method, first, a gate electrode 12 is formed in parallel with each other via an insulating film 4 on one surface of a p-type silicon substrate 1, and a drain region 2 and a source region 3 are formed using the gate electrode 12 as a mask. For example, As + or P + is implanted into the regions to be formed to form N − regions, respectively (gate self-alignment process).

次に、ドレイン領域２を形成する領域に、図８Ａに示すように、Ｎ＋ドレイン領域を形成する領域のみに開口部を有するフォトレジスト８１を形成して、さらに、Ａｓ＋又はＰ＋を注入する。
これにより、ドレイン領域２の中に、島状にＮ＋ドレイン領域２４が形成され、ソース領域３全体がＮ＋領域となる（図８Ａ）。 Next, in the region where the drain region 2 is to be formed, as shown in FIG. 8A, a photoresist 81 having an opening only in the region where the N + drain region is to be formed is formed, and further, As + or P + is implanted. To do.
As a result, an N + drain region 24 is formed in an island shape in the drain region 2, and the entire source region 3 becomes an N + region (FIG. 8A).

次に、ｐ型シリコン基板１の一方の表面全体に、ゲート電極１２を覆うように、酸化膜８０を形成し、その酸化膜８０にドレインコンタクト電極１３とソースコンタクト電極１４となるプラグコンタクトを形成するためのコンタクトホール８２を形成する（図８Ｂ）。
尚、Ｎ＋ドレイン領域２４は図１等に示すように正方形の領域として形成され、ドレインコンタクト電極１３となるプラグコンタクトを形成するためのコンタクトホール８２は、その横断面がＮ＋ドレイン領域２４より一回り小さい正方形となるようにＮ＋ドレイン領域２４の真上に形成される。
また、ソースコンタクト電極１４となるプラグコンタクトを形成するためのコンタクトホール８２は、例えば、ドレインコンタクト電極１３形成用のコンタクトホール８２は、同一形状で同数形成される。 Next, an oxide film 80 is formed on one whole surface of the p-type silicon substrate 1 so as to cover the gate electrode 12, and plug contacts to be the drain contact electrode 13 and the source contact electrode 14 are formed on the oxide film 80. A contact hole 82 is formed (FIG. 8B).
The N + drain region 24 is formed as a square region as shown in FIG. 1 and the like, and the contact hole 82 for forming a plug contact to be the drain contact electrode 13 has a lateral cross section from the N + drain region 24. It is formed immediately above the N + drain region 24 so as to be a slightly smaller square.
Further, the number of contact holes 82 for forming plug contacts to be the source contact electrodes 14 is, for example, the same shape and the same number of contact holes 82 for forming the drain contact electrodes 13.

そして、コンタクトホール８２を介して、ドレイン領域２及びソース領域３にそれぞれ、凹部２３ｄと凹部２３ｓとを形成する（図８Ｃ）。
このように、プラグコンタクトを形成するための絶縁膜８０を用いて、容易にドレイン領域２及びソース領域３にそれぞれ、凹部２３ｄと凹部２３ｓとを形成することができる。
そしてさらに、凹部２３ｄと凹部２３ｓの表面にＡｓ＋又はＰ＋を注入する（図８Ｄ）。これにより、凹部２３ｄと凹部２３ｓの表面のｎ型不純物濃度をさらに高濃度にでき、各領域とプラグコンタクトの間のオーミック接触抵抗をさらに低くできる。 Then, a recess 23d and a recess 23s are respectively formed in the drain region 2 and the source region 3 through the contact hole 82 (FIG. 8C).
In this way, the recess 23d and the recess 23s can be easily formed in the drain region 2 and the source region 3, respectively, using the insulating film 80 for forming the plug contact.
Further, As + or P + is injected into the surface of the recess 23d and the recess 23s (FIG. 8D). As a result, the n-type impurity concentration on the surfaces of the recess 23d and the recess 23s can be further increased, and the ohmic contact resistance between each region and the plug contact can be further reduced.

その後、高融点金属（Ｔｉ（チタン）、Ｐｔ（白金）等）からなるバリアメタル８３をコンタクトホール８２の表面を含む全体に形成する（図８Ｅ）。
そして、コンタクトホール８２に、例えば、Ｗ（タングステン）等の高融点金属を堆積させて凹部からコンタクトホール８２内に連続したプラグコンタクトを形成する。
以上の工程により、本発明に係る実施の形態の電界効果トランジスタは作製できる。 Thereafter, a barrier metal 83 made of a refractory metal (Ti (titanium), Pt (platinum), etc.) is formed on the entire surface including the surface of the contact hole 82 (FIG. 8E).
Then, a refractory metal such as W (tungsten) is deposited in the contact hole 82 to form a continuous plug contact from the recess into the contact hole 82.
Through the above steps, the field effect transistor according to the embodiment of the present invention can be manufactured.

以上の実施の形態のＭＯＳ電界効果トランジスタでは、横断面形状が矩形の凹部２３ｄ，ｓを形成するようにしたが、本発明はこれに限られるものではなく、例えば、図９に示す横断面形状が円形の凹部を形成するようにしてもよく、種々の形状の凹部が適用できる。   In the MOS field effect transistor of the above embodiment, the recesses 23d and s having a rectangular cross section are formed. However, the present invention is not limited to this, for example, the cross section shape shown in FIG. May form a circular recess, and various shapes of recess can be applied.

以上の実施の形態のＭＯＳ電界効果トランジスタは、ｐ型シリコン基板を用いたＮチャンネルＭＯＳ電界効果トランジスタについて説明したが、本発明は、ＰチャンネルＭＯＳ電界効果トランジスタについても同様に適用でき、同様の作用効果が得られる。
尚、本明細書において、半導体における導電型を、ｎ型又はｐ型に特定することなく表示する場合には、ｎ型及びｐ型のうちの一方の導電型を第１の導電型といい、他方の導電型を第２の導電型という。 Although the MOS field effect transistor of the above embodiment has been described with respect to an N-channel MOS field effect transistor using a p-type silicon substrate, the present invention can be similarly applied to a P-channel MOS field effect transistor. An effect is obtained.
In this specification, when the conductivity type in the semiconductor is displayed without specifying the n-type or the p-type, one of the n-type and the p-type is referred to as the first conductivity type, The other conductivity type is referred to as a second conductivity type.

本発明に係る実施の形態のＭＯＳ型電界効果トランジスタの電極構造を示す平面図である。It is a top view which shows the electrode structure of the MOS type field effect transistor of embodiment which concerns on this invention. 図１のＡ−Ａ’線についての断面図である。It is sectional drawing about the A-A 'line | wire of FIG. 図１の凹部を拡大して示す斜視図である。It is a perspective view which expands and shows the recessed part of FIG. コンタクト幅に対するコンタクト面積を、凹部の種々の深さについて算出した結果を示すグラフである。It is a graph which shows the result of having calculated the contact area with respect to contact width about the various depth of a recessed part. 凹部の深さに対するコンタクト面積を、凹部の種々の幅について算出した結果を示すグラフである。It is a graph which shows the result of having calculated the contact area with respect to the depth of a recessed part about the various width | variety of a recessed part. 本実施の形態のＭＯＳ電界効果トランジスタにおける逆方向電圧ＶＤＳに対する出力容量Ｃｄｓを示すグラフである。It is a graph which shows the output capacity | capacitance Cds with respect to the reverse voltage VDS in the MOS field effect transistor of this Embodiment. 実施の形態の変形例のＭＯＳ電界効果トランジスタの構成を示す平面図である。It is a top view which shows the structure of the MOS field effect transistor of the modification of embodiment. ドレイン領域２を形成する領域に開口部を有するフォトレジスト８１を形成して、さらに、Ａｓ＋又はＰ＋を注入する工程を示す断面図である。It is sectional drawing which forms the photoresist 81 which has an opening part in the area | region which forms the drain region 2, and also inject | pours As <+> or P <+> . 実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、プラグコンタクトを形成するためのコンタクトホール８２を形成した後の断面図である。In the manufacturing method of the MOS field effect transistor of an embodiment, it is sectional drawing after forming contact hole 82 for forming a plug contact. 実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、ドレイン領域２及びソース領域３にそれぞれ、凹部２３ｄと凹部２３ｓとを形成した後の断面図である。FIG. 6 is a cross-sectional view after forming a recess 23d and a recess 23s in the drain region 2 and the source region 3, respectively, in the MOS field effect transistor manufacturing method of the embodiment. 実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、凹部２３ｄと凹部２３ｓの表面にＡｓ＋又はＰ＋を注入した後の断面図である。In the manufacturing method of the MOS type field effect transistor of an embodiment, it is a sectional view after injecting As + or P + into the surface of a recess 23d and a recess 23s. 実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、バリアメタルをコンタクトホール８２の表面を含む全体に形成した後の断面図である。FIG. 6 is a cross-sectional view after forming a barrier metal over the entire surface including the surface of the contact hole 82 in the MOS field effect transistor manufacturing method of the embodiment. 実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、コンタクトホール８２内に連続したプラグコンタクトを形成した後の断面図である。5 is a cross-sectional view after forming a continuous plug contact in a contact hole 82 in the method for manufacturing a MOS field effect transistor of an embodiment. FIG. 実施の形態の変形例における凹部を示す斜視図である。It is a perspective view which shows the recessed part in the modification of embodiment. 従来例のＭＯＳ型電界効果トランジスタの電極構造を示す模式的な平面図である。It is a typical top view which shows the electrode structure of the MOS field effect transistor of a prior art example.

符号の説明Explanation of symbols

１ ｐ型シリコン基板、
２ ドレイン領域、
３ ソース領域、
４ 絶縁層、
５ ドレイン電極、
６ ソース電極、
７ ゲート電極、
１１ 動作領域、
１２ ラインゲート電極、
１３ ドレインコンタクト電極、
１４ ソースコンタクト電極、
２２ Ｎ−ドレイン領域、
２３ｄ，２３ｓ 凹部、
２４ Ｎ＋ドレイン領域、
８１ フォトレジスト、
８２ コンタクトホール、
８３ バリアメタル。
1 p-type silicon substrate,
2 drain region,
3 Source region,
4 Insulating layer,
5 drain electrode,
6 source electrode,
7 Gate electrode,
11 operating area,
12 line gate electrodes,
13 Drain contact electrode,
14 source contact electrode,
22 N - drain region,
23d, 23s recess,
24 N + drain region,
81 photoresist,
82 contact holes,
83 Barrier metal.

Claims (9)

第１の導電型のソース領域と第１の導電型のドレイン領域の間に絶縁層を介してゲート電極が形成された第２の導電型の半導体基板を備え、前記ソース領域と前記ドレイン領域にそれぞれソース電極とドレイン電極が形成されてなるＭＯＳ型電界効果トランジスタであって、
前記ドレイン電極は、複数のドレインコンタクト電極からなり、
そのドレインコンタクト電極はそれぞれ、前記ドレイン領域に形成された凹部の表面とオーミック接触するように形成されたことを特徴とするＭＯＳ型電界効果トランジスタ。 A second conductivity type semiconductor substrate having a gate electrode formed through an insulating layer between a source region of the first conductivity type and a drain region of the first conductivity type; MOS field effect transistors each having a source electrode and a drain electrode,
The drain electrode comprises a plurality of drain contact electrodes,
Each of the drain contact electrodes is formed so as to be in ohmic contact with the surface of a recess formed in the drain region. 前記ドレイン領域は、低不純物濃度ドレイン領域と、その低不純物濃度ドレイン領域より高濃度になるように前記低不純物濃度ドレイン領域の中に形成された高不純物濃度ドレイン領域とからなり、該高不純物濃度ドレイン領域に前記凹部が形成された請求項１記載のＭＯＳ型電界効果トランジスタ。   The drain region includes a low impurity concentration drain region and a high impurity concentration drain region formed in the low impurity concentration drain region so as to be higher in concentration than the low impurity concentration drain region. 2. The MOS field effect transistor according to claim 1, wherein the recess is formed in the drain region. 前記高不純物濃度ドレイン領域は、各凹部ごとに隣接間で互いに分離されて島状に形成されている請求項２記載のＭＯＳ型電界効果トランジスタ。   3. The MOS field effect transistor according to claim 2, wherein the high impurity concentration drain region is formed in an island shape by being separated from each other in each recess. 前記凹部の表面にさらに、前記半導体基板を前記第１の導電型にするための不純物が前記高不純物濃度ドレイン領域より高濃度に注入された請求項２又は３に記載のＭＯＳ型電界効果トランジスタ。   4. The MOS field effect transistor according to claim 2, wherein an impurity for making the semiconductor substrate the first conductivity type is further implanted into the surface of the recess at a higher concentration than the high impurity concentration drain region. 前記ソース電極は、複数のソースコンタクト電極からなり、
そのソースコンタクト電極はそれぞれ、前記ソース領域に形成された凹部の表面とオーミック接触するように形成されたことを特徴とする請求項１〜４のうちのいずれか１つに記載のＭＯＳ型電界効果トランジスタ。 The source electrode comprises a plurality of source contact electrodes,
5. The MOS field effect according to claim 1, wherein each of the source contact electrodes is formed in ohmic contact with a surface of a recess formed in the source region. Transistor. 前記ソース領域に形成された凹部表面に、他のソース領域より高濃度に半導体基板を第１の導電型にする不純物が注入された請求項５記載のＭＯＳ型電界効果トランジスタ。   6. The MOS field effect transistor according to claim 5, wherein an impurity that makes the semiconductor substrate a first conductivity type is implanted into a surface of the recess formed in the source region at a higher concentration than other source regions. 前記ゲート電極は互いに平行に形成された複数のラインゲート電極からなり、
そのラインゲート電極の間に交互に、それぞれ前記ラインゲート電極と平行な方向に配列された前記複数のドレインコンタクト電極と前記複数のソースコンタクト電極とが形成された請求項５又は６に記載のＭＯＳ型電界効果トランジスタ。 The gate electrode comprises a plurality of line gate electrodes formed in parallel to each other,
7. The MOS according to claim 5, wherein the plurality of drain contact electrodes and the plurality of source contact electrodes, which are alternately arranged in a direction parallel to the line gate electrode, are formed between the line gate electrodes. Type field effect transistor. 第１の導電型のソース領域と第１の導電型のドレイン領域の間に絶縁層を介してゲート電極が形成された第２の導電型の半導体基板を有してなるＭＯＳ型電界効果トランジスタの製造方法であって、
前記ドレイン領域上と前記ソース領域上とにそれぞれ、プラグコンタクトを形成するためのコンタクトホールを有する酸化膜を形成する酸化膜形成工程と、
前記コンタクトホールを介して、前記ドレイン領域上と前記ソース領域上とにそれぞれ凹部を形成する凹部形成工程と、
前記コンタクトホールと前記凹部とを埋め込むように前記プラグコンタクトを形成するプラグコンタクト形成工程と、
を含むＭＯＳ型電界効果トランジスタの製造方法。 A MOS field effect transistor having a second conductivity type semiconductor substrate in which a gate electrode is formed via an insulating layer between a first conductivity type source region and a first conductivity type drain region. A manufacturing method comprising:
An oxide film forming step of forming an oxide film having a contact hole for forming a plug contact on each of the drain region and the source region;
A recess forming step of forming a recess on each of the drain region and the source region via the contact hole;
A plug contact forming step of forming the plug contact so as to fill the contact hole and the recess;
Of manufacturing a MOS type field effect transistor. 前記凹部形成工程と前記プラグコンタクト形成工程の間に、前記凹部の表面に、前記基板を前記第１の導電型にする不純物を注入する不純物注入工程を含む請求項８記載のＭＯＳ型電界効果トランジスタの製造方法。
9. The MOS field effect transistor according to claim 8, further comprising an impurity implantation step for implanting an impurity for making the substrate into the first conductivity type between the recess formation step and the plug contact formation step. Manufacturing method.
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