KR100611917B1 - 데이터 드라이버 - Google Patents

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Abstract

본 발명은 기생 저항 및 기생 커패시터에 의해 디지털-아날로그 변환기의 출력전류 특성을 향상시킬 수 있도록 한 데이터 드라이버에 관한 것이다.
본 발명에 따른 데이터 드라이버는 샘플링 신호를 발생하는 쉬프트 레지스터와; 외부로부터의 디지털 데이터를 상기 샘플링 신호에 따라 샘플링하는 샘플링 래치와; 상기 샘플링 래치로부터의 샘플링된 디지털 데이터를 일정 시간 홀딩시키는 홀딩 래치와; 외부로부터 클럭신호가 공급될 때 상기 홀딩 래치에 저장된 상기 디지털 데이터들을 저장하기 위한 지연회로 및 상기 지연회로로부터의 상기 디지털 데이터에 대응하는 전압 또는 전류를 발생하며, 상기 클럭신호가 공급될 때 상기 전압 또는 전류를 출력하는 디지털-아날로그 변환기를 포함하는 디지털-아날로그 변환부와; 상기 디지털-아날로그 변환기로부터 공급된 전압 또는 전류를 출력하기 위한 출력 스테이지를 구비한다.
이러한 구성에 의하여 본 발명은 홀딩된 디지털 데이터를 일시 저장하는 지연회로를 이용하여 디지털 데이터의 전달과정에서의 기생 저항 및 기생 커패시터에 상관없이 정상적인 디지털-아날로그 변환기의 출력전류 특성을 향상시킬 수 있다.

Description

데이터 드라이버{DATA DRIVER}
도 1은 일반적인 데이터 드라이버를 나타내는 블록도이다.
도 2는 도 1에 도시된 디지털-아날로그 변환기를 나타내는 블록도이다.
도 3은 본 발명의 제 1 실시 예에 따른 데이터 드라이버를 나타내는 블록도이다.
도 4는 도 3에 도시된 디지털-아날로그 변환부를 나타내는 블록도이다.
도 5는 본 발명의 제 2 실시 예에 따른 데이터 드라이버를 나타내는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
10,110,180 : 쉬프트 레지스터 20,120 : 샘플링 래치
30,130 : 홀딩 래치 40,140 : 디지털-아날로그 변환기
42,142 : 디코더 44,144 : 디지털 아날로그 변환 코어
50,150 : 전류출력 스테이지 146 : 지연회로
160,160a,160b : 디지털-아날로그 변환부
170a,170b : 멀티플렉서
본 발명은 데이터 드라이버에 관한 것으로, 특히 기생 저항 및 기생 커패시터와 무관하게 디지털-아날로그 변환기의 출력전류 특성을 안정화할 수 있도록 한 데이터 드라이버에 관한 것이다.
도 1은 종래의 데이터 드라이버에 관한 것이다.
도 1을 참조하면, 종래의 데이터 드라이버는 쉬프트 레지스터(10), 샘플링 래치(20), 홀딩 래치(30), 디지털-아날로그 변환기(Digital-Analog Converter : DAC)(40) 및 전류출력 스테이지(50)를 구비한다.
쉬프트 레지스터(10)는 입력되는 클럭신호(CLK)에 따라 시작신호(IE)를 순차적으로 쉬프트시켜 샘플링 신호를 발생하여 샘플링 래치(20)에 공급한다. 이러한, 쉬프트 레지스터(10)는 전류출력 스테이지(50)의 출력채널 수와 동일한 수의 레지스터(일례로, D 플립플롭)로 구성된다. 또한, 쉬프트 레지스터(10)는 쉬프트 방향을 결정하는 쉬프트 방향신호(SHL)에 따라 양방향(좌->우, 우->좌)으로 샘플링 신호를 출력할 수 있다.
샘플링 래치(20)는 시작신호(IE)에 응답하여 쉬프트 레지스터(10)로부터 순차적으로 공급되는 샘플링 신호에 따라 외부로부터 데이터 버스라인 상에 인가되어 있는 디지털 데이터(R G B 데이터)를 래칭하여 저장한다. 이러한, 샘플링 래치(20)는 쉬프트 레지스터(10)의 출력채널 수와 동일한 수의 레지스터(일례로, D 플립플롭)로 구성된다.
홀딩 래치(30)는 외부로부터 공급되는 홀딩 시작신호(DH)에 따라 샘플링 래치(20)로부터 래칭된 디지털 데이터(R G B 데이터)를 공급받아 1수평라인 동안 홀딩시키게 된다. 이러한, 홀딩 래치(30)는 샘플링 래치(20)의 출력채널 수와 동일한 수의 레지스터(일례로, D 플립플롭)로 구성된다.
디지털-아날로그 변환기(40)는 도시하지 않은 전류원으로부터 공급되는 전류를 이용하여 홀딩 래치(30)로부터 공급되는 디지털 데이터(R G B 데이터)에 대응되는 전류를 발생한다. 그리고, 디지털-아날로그 변환기(40)는 입력되는 클럭신호(SCLK)에 따라 발생된 전류를 전류출력 스테이지(50)에 공급한다.
전류출력 스테이지(50)는 디지털-아날로그 변환기(40)로부터 공급되는 전류를 순차적으로 샘플링하고 샘플링된 전류를 출력한다.
이와 같은, 일반적인 데이터 드라이버는 외부로부터 공급되는 디지털 데이터(R G B 데이터)에 대응되는 전류를 발생하여 출력채널(Co1 내지 Con)을 통해 외부로 출력하게 된다.
도 2는 도 1에 도시된 디지털-아날로그 변환기(40)를 나타내는 블록도이다.
도 2를 도 1과 결부하면, 디지털-아날로그 변환기(40)는 디코더(42) 및 디지털-아날로그 변환 코어(44)를 구비한다.
디코더(42)는 홀딩 래치(40)로부터 공급되는 홀딩된 디지털 데이터(R G B 데이터)를 디코딩하여 디지털-아날로그 변환 코어(44)로 공급한다.
디지털-아날로그 변환 코어(44)는 디코더(42)로부터 공급되는 디코딩된 디지 털 데이터(R G B 데이터)에 대응되는 전류(IDAC)를 발생하여 전류출력 스테이지(50)에 공급한다. 이를 위해, 디지털-아날로그 변환 코어(44)는 디코더(42)로부터 공급되는 디코딩된 디지털 데이터(R G B 데이터)에 대응되는 전류(IDAC)를 발생하기 위한 도시하지 않은 전류 소스 어레이와 전류 소스 어레이에 기준전류를 공급하는 DAC 바이어스 회로를 가지게 된다. 이러한, 디지털-아날로그 변환 코어(44)는 전류 소스 어레이에 의해 발생되는 기준전류를 이용하여 디코더(42)로부터 공급되는 디지털 데이터(R G B 데이터)에 대응되는 전류(IDAC)를 발생하고, 발생된 전류(IDAC)를 외부로부터 공급되는 클럭신호(SCLK)에 동기되도록 전류출력 스테이지(150)로 출력한다.
이와 같은, 일반적인 데이터 드라이버는 홀딩 래치(30)에 의해 홀딩된 디지털 데이터(R G B 데이터)가 디지털-아날로그 변환기(40)의 디코더(42)로 공급되는 과정에서의 기생 저항 및 기생 커패시터에 의해 디지털-아날로그 변환기(40)의 출력전류 특성이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 기생 저항 및 기생 커패시터와 무관하게 디지털-아날로그 변환기의 출력전류 특성을 안정화할 수 있도록 한 데이터 드라이버를 제공하는 것이다.
상기 목적을 달성하기 위한 기술적 수단으로써, 본 발명의 제 1 측면은 샘플링 신호를 발생하는 쉬프트 레지스터와; 외부로부터의 디지털 데이터를 상기 샘플링 신호에 따라 샘플링하는 샘플링 래치와; 상기 샘플링 래치로부터의 샘플링된 디지털 데이터를 일정 시간 홀딩시키는 홀딩 래치와; 외부로부터 클럭신호가 공급될 때 상기 홀딩 래치에 저장된 상기 디지털 데이터들을 저장하기 위한 지연회로 및 상기 지연회로로부터의 상기 디지털 데이터에 대응하는 전압 또는 전류를 발생하며, 상기 클럭신호가 공급될 때 상기 전압 또는 전류를 출력하는 디지털-아날로그 변환기를 포함하는 디지털-아날로그 변환부와; 상기 디지털-아날로그 변환기로부터 공급된 전압 또는 전류를 출력하기 위한 출력 스테이지를 구비하는 데이터 드라이버를 제공한다.
본 발명의 제 2 측면은 샘플링 신호를 발생하는 제 1 쉬프트 레지스터와; 외부로부터의 디지털 데이터를 상기 샘플링 신호에 따라 샘플링하는 샘플링 래치와; 상기 샘플링 래치로부터의 샘플링된 디지털 데이터를 일정 시간 홀딩시키는 홀딩 래치와; 쉬프트 신호를 발생하는 제 2 쉬프트 레지스터와; 외부로부터의 클럭신호가 공급될 때 상기 홀딩 래치에 저장된 일부 상기 디지털 데이터를 저장하는 제 1 지연회로 및 상기 제 1 지연회로에 저장된 상기 디지털 데이터에 대응하는 전압 또는 전류를 발생하며, 상기 클럭신호가 공급될 때 상기 전압 또는 전류를 출력하는 제 1 디지털-아날로그 변환기를 포함하는 제 1 디지털-아날로그 변환부와; 상기 클럭신호가 공급될 때 상기 홀딩 래치에 저장된 나머지 상기 디지털 데이터를 저장하는 제 2 지연회로 및 상기 제 2 지연회로에 저장된 상기 디지털 데이터에 대응하는 전압 또는 전류를 발생하며, 상기 클럭신호가 공급될 때 상기 전압 또는 전류를 출력하는 제 2 디지털-아날로그 변환기를 포함하는 제 2 디지털-아날로그 변환부와; 상기 쉬프트 신호에 따라 상기 홀딩 래치에 저장된 일부 상기 디지털 데이터를 상기 제 1 지연회로로 공급하는 제 1 멀티플렉서와; 상기 쉬프트 신호에 따라 상기 홀딩 래치에 저장된 나머지 상기 디지털 데이터를 상기 제 2 지연회로로 공급하는 제 2 멀티플렉서와; 상기 제 1 및 제 2 디지털-아날로그 변환기로부터의 전압 또는 전류를 출력하는 출력 스테이지를 구비하는 데이터 드라이버를 제공한다.
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삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시 예를 첨부된 도 3 내지 도 5를 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시 예에 따른 데이터 드라이버를 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 데이터 드라이버는 쉬프트 레지스터(110), 샘플링 래치(120), 홀딩 래치(130), 디지털-아날로그 변환부(160) 및 전류출력 스테이지(150)를 구비한다.
쉬프트 레지스터(110)는 입력되는 클럭신호(CLK)에 따라 시작신호(IE)를 순차적으로 쉬프트시켜 샘플링 신호를 발생하여 샘플링 래치(120)에 공급한다. 이러한, 쉬프트 레지스터(110)는 전류출력 스테이지(150)의 출력채널 수와 동일한 수의 레지스터(일례로, D 플립플롭)로 구성된다. 또한, 쉬프트 레지스터(110)는 쉬프트 방향을 결정하는 쉬프트 방향신호(SHL)에 따라 양방향(좌->우, 우->좌)으로 샘플링 신호를 출력할 수 있다.
샘플링 래치(120)는 쉬프트 레지스터(110)로부터 순차적으로 공급되는 샘플링 신호에 따라 외부로부터 데이터 버스라인 상에 인가되어 있는 디지털 데이터(R G B 데이터)를 래칭하여 저장한다. 이러한, 샘플링 래치(120)는 쉬프트 레지스터(110)의 출력채널 수와 동일한 수의 레지스터(일례로, D 플립플롭)로 구성된다.
홀딩 래치(130)는 외부로부터 공급되는 홀딩 시작신호(DH)에 따라 샘플링 래치(120)로부터 래칭된 디지털 데이터(R G B 데이터)를 공급받아 1수평라인 동안 홀딩시키게 된다. 이러한, 홀딩 래치(130)는 샘플링 래치(120)의 출력채널 수와 동일한 수의 레지스터(일례로, D 플립플롭)로 구성된다.
디지털-아날로그 변환부(160)는 지연회로(146) 및 디지털-아날로그 변환기(140)를 구비한다.
지연회로(146)는 입력되는 클럭신호(SCLK)에 따라 홀딩 래치(130)로부터 공급되는 홀딩된 디지털 데이터(R G B 데이터)를 저장한다. 이러한, 지연회로(146)는 일례로 클럭신호(SCLK)에 따라 입력되는 데이터를 저장하는 복수의 D 플립플롭으로 구성될 수 있다.
디지털-아날로그 변환기(140)는 도시하지 않은 전류원으로부터 공급되는 전류를 이용하여 지연회로(146)로부터 공급되는 저장된 디지털 데이터(R G B 데이터)에 대응되는 전류를 발생한다. 그리고, 디지털-아날로그 변환기(140)는 입력되는 클럭신호(SCLK)에 따라 발생된 전류를 전류출력 스테이지(150)에 공급한다.
전류출력 스테이지(150)는 디지털-아날로그 변환기(140)로부터 공급되는 전류를 순차적으로 샘플링하고 샘플링된 전류를 출력한다.
이와 같은, 본 발명의 제 1 실시 예에 따른 데이터 드라이버는 외부로부터 공급되는 디지털 데이터(R G B 데이터)에 대응되는 전류를 발생하여 출력채널(Co1 내지 Con)을 통해 외부로 출력하게 된다.
도 4는 도 3에 도시된 디지털-아날로그 변환부(160)를 나타내는 블록도이다.
도 4를 도 3과 결부하면, 디지털-아날로그 변환부(160)의 지연회로(146)는 복수의 D 플립플롭으로 구성된다. 이러한, 복수의 D 플립플롭 각각은 홀딩 래치(130)로부터 공급되는 홀딩된 디지털 데이터(R G B 데이터)를 클럭신호(SCLK)에 동기되어 저장한다.
디지털-아날로그 변환기(140)는 디코더(142) 및 디지털-아날로그 변환 코어(144)를 구비한다.
삭제
디코더(142)는 지연회로(146)로부터 공급되는 저장된 디지털 데이터(R G B 데이터)를 디코딩하여 디지털-아날로그 변환 코어(144)로 공급한다.
디지털-아날로그 변환 코어(144)는 디코더(142)로부터 공급되는 디코딩된 디지털 데이터(R G B 데이터)에 대응되는 전류(IDAC)를 발생하여 전류출력 스테이지(150)에 공급한다. 이를 위해, 디지털-아날로그 변환 코어(144)는 디코더(142)로부터 공급되는 디코딩된 디지털 데이터(R G B 데이터)에 대응되는 전류(IDAC)를 발생하기 위한 도시하지 않은 전류 소스 어레이와 전류 소스 어레이에 기준전류를 공급하는 DAC 바이어스 회로를 가지게 된다. 이러한, 디지털-아날로그 변환 코어(144)는 전류 소스 어레이에 의해 발생되는 기준전류를 이용하여 디코더(142)로부터 공급되는 디지털 데이터(R G B 데이터)에 대응되는 전류(IDAC)를 발생하고, 발생 된 전류(IDAC)를 외부로부터 공급되는 클럭신호(SCLK)에 동기되도록 전류출력 스테이지(150)로 출력한다.
이와 같은, 본 발명의 제 1 실시 예에 따른 데이터 드라이버는 홀딩 래치(130)에 의해 홀딩된 디지털 데이터(R G B 데이터)를 디지털-아날로그 변환부(160)의 지연회로(146)에 일시 저장하였다가 디코더(142) 및 디지털-아날로그 변환 코어(144) 로 공급하여 디지털 데이터(R G B 데이터)에 대응되는 전류를 발생하여 출력할 수 있다. 이에 따라, 본 발명의 제 1 실시 예에 따른 데이터 드라이버는 지연회로(146)를 이용하여 디지털 데이터(R G B 데이터)의 전달과정에서의 기생 저항 및 기생 커패시터에 상관없이 디지털-아날로그 변환기(140)의 출력전류 특성을 향상시킬 수 있다.
도 5는 본 발명의 제 2 실시 예에 따른 데이터 드라이버를 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 제 2 실시 예에 따른 데이터 드라이버는 제 1 쉬프트 레지스터(110), 샘플링 래치(120), 홀딩 래치(130), 제 1 및 제 2 멀티플렉서(170a, 170b), 제 1 및 제 2 디지털-아날로그 변환부(160a, 160b), 제 2 쉬프트 레지스터(180) 및 전류출력 스테이지(150)를 구비한다.
이러한, 본 발명의 제 2 실시 예에 따른 데이터 드라이버는 제 1 및 제 2 멀티플렉서(170a, 170b), 제 2 쉬프트 레지스터(180), 제 1 및 제 2 디지털-아날로그 변환부(160a, 160b)를 제외하고는 상술한 본 발명의 제 1 실시 예에 따른 데이터 드라이버(140)와 동일하므로 이들에 대한 설명은 생략하기로 한다.
제 2 쉬프트 레지스터(180)는 입력되는 클럭신호(CLK)에 따라 시작신호를 순차적으로 쉬프트시켜 쉬프트 신호를 발생하여 제 1 및 제 2 멀티플렉서(170a, 170b) 각각에 공급한다.
제 1 멀티플렉서(170a)는 제 2 쉬프트 레지스터(180)로부터의 쉬프트 신호에 따라 홀딩 래치(130)로부터 공급되는 홀딩된 디지털 데이터(R G B 데이터)의 일부를 제 1 디지털-아날로그 변환부(160a)에 공급한다.
제 2 멀티플렉서(170b)는 제 2 쉬프트 레지스터(180)로부터의 쉬프트 신호에 따라 홀딩 래치(130)로부터 공급되는 홀딩된 디지털 데이터(R G B 데이터)의 나머지를 제 2 디지털-아날로그 변환부(160b)에 공급한다.
제 1 디지털-아날로그 변환부(160a)는 도 4에 도시된 바와 같이 지연회로(146) 및 디지털-아날로그 변환기(140)를 구비한다.
제 1 디지털-아날로그 변환부(160a)의 지연회로(146)는 입력되는 클럭신호(SCLK)에 따라 제 1 멀티플렉서(170a)로부터 공급되는 디지털 데이터(R G B 데이터)의 일부를 저장한다. 이러한, 지연회로(146)는 일례로 클럭신호(SCLK)에 따라 입력되는 데이터를 저장하는 복수의 D 플립플롭으로 구성될 수 있다.
제 1 디지털-아날로그 변환부(160a)의 디지털-아날로그 변환기(140)는 상술한 바와 같이 디코더(142) 및 디지털-아날로그 변환 코어(144)를 이용하여 지연회로(146)로부터 공급되는 저장된 디지털 데이터(R G B 데이터)에 대응되는 전류를 발생한다. 그리고, 디지털-아날로그 변환기(140)는 입력되는 클럭신호(SCLK)에 따라 발생된 전류를 전류출력 스테이지(150)에 공급한다.
제 2 디지털-아날로그 변환부(160b)는 도 4에 도시된 바와 같이 지연회로(146) 및 디지털-아날로그 변환기(140)를 구비한다.
제 2 디지털-아날로그 변환부(160b)의 지연회로(146)는 입력되는 클럭신호(SCLK)에 따라 제 1 멀티플렉서(170a)로부터 공급되는 디지털 데이터(R G B 데이터)의 일부를 저장한다.
제 2 디지털-아날로그 변환부(160b)의 디지털-아날로그 변환기(140)는 상술한 바와 같이 디코더(142) 및 디지털-아날로그 변환 코어(144)를 이용하여 지연회로(146)로부터 공급되는 저장된 디지털 데이터(R G B 데이터)에 대응되는 전류를 발생한다. 그리고, 디지털-아날로그 변환기(140)는 입력되는 클럭신호(SCLK)에 따라 발생된 전류를 전류출력 스테이지(150)에 공급한다.
이와 같은, 본 발명의 제 2 실시 예에 따른 데이터 드라이버는 외부로부터 공급되는 디지털 데이터(R G B 데이터)의 비트수에 따라 많은 출력채널(Co1 내지 Con)을 가지게 된다. 이로 인하여, 본 발명의 제 2 실시 예에 따른 데이터 드라이버는 디지털 데이터(R G B 데이터)의 비트수에 대응되는 데이터를 동시에 디지털-아날로그 변환기에서 변환할 수 없기 때문에 2개의 디지털-아날로그 변환부(160a, 160b)를 이용하여 변환하게 된다.
이와 같은, 본 발명의 제 2 실시 예에 따른 데이터 드라이버는 지연회로를 이용하여 디지털 데이터(R G B 데이터)의 전달과정에서의 기생 저항 및 기생 커패 시터에 상관없이 디지털-아날로그 변환부의 출력전류 특성을 향상시킬 수 있다.
한편, 본 발명의 제 1 및 제 2 실시 예에 따른 데이터 드라이버는 상술한 바와 같이 디지털 데이터(R G B 데이터)에 대응되는 아날로그 데이터, 즉 전류를 발생하여 출력하는 것으로 한정하여 설명되었으나, 이에 한정되는 것이 아니라 디지털 데이터(R G B 데이터)에 대응되는 아날로그 데이터, 즉 전압을 발생하여 출력할 수 있다.
상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 결과적으로, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 데이터 드라이버는 홀딩된 디지털 데이터를 일시 저장하는 지연회로를 이용하여 디지털 데이터의 전달과정에서의 기생 저항 및 기생 커패시터에 상관없이 정상적인 디지털-아날로그 변환기의 출력전류 특성을 향상시킬 수 있다.

Claims (11)

  1. 샘플링 신호를 발생하는 쉬프트 레지스터와;
    외부로부터의 디지털 데이터를 상기 샘플링 신호에 따라 샘플링하는 샘플링 래치와;
    상기 샘플링 래치로부터의 샘플링된 디지털 데이터를 일정 시간 홀딩시키는 홀딩 래치와;
    외부로부터 클럭신호가 공급될 때 상기 홀딩 래치에 저장된 상기 디지털 데이터들을 저장하기 위한 지연회로 및 상기 지연회로로부터의 상기 디지털 데이터에 대응하는 전압 또는 전류를 발생하며, 상기 클럭신호가 공급될 때 상기 전압 또는 전류를 출력하는 디지털-아날로그 변환기를 포함하는 디지털-아날로그 변환부와;
    상기 디지털-아날로그 변환기로부터 공급된 전압 또는 전류를 출력하기 위한 출력 스테이지를 구비하는 데이터 드라이버.
  2. 제 1 항에 있어서,
    상기 디지털-아날로그 변환기는,
    상기 지연회로로부터의 상기 디지털 데이터를 디코딩하여 출력하는 디코더와,
    상기 디코더로부터 공급되는 디코딩된 디지털 데이터에 대응되는 전압 또는 전류를 발생하여 출력하는 디지털-아날로그 변환 코어를 구비하는 데이터 드라이버.
  3. 제 2 항에 있어서,
    상기 지연회로는 상기 클럭신호에 동기되어 상기 홀딩 래치로부터의 디지털 데이터를 저장하는 복수의 D 플립플롭인 데이터 드라이버.
  4. 삭제
  5. 샘플링 신호를 발생하는 제 1 쉬프트 레지스터와;
    외부로부터의 디지털 데이터를 상기 샘플링 신호에 따라 샘플링하는 샘플링 래치와;
    상기 샘플링 래치로부터의 샘플링된 디지털 데이터를 일정 시간 홀딩시키는 홀딩 래치와;
    쉬프트 신호를 발생하는 제 2 쉬프트 레지스터와;
    외부로부터의 클럭신호가 공급될 때 상기 홀딩 래치에 저장된 일부 상기 디지털 데이터를 저장하는 제 1 지연회로 및 상기 제 1 지연회로에 저장된 상기 디지털 데이터에 대응하는 전압 또는 전류를 발생하며, 상기 클럭신호가 공급될 때 상기 전압 또는 전류를 출력하는 제 1 디지털-아날로그 변환기를 포함하는 제 1 디지털-아날로그 변환부와;
    상기 클럭신호가 공급될 때 상기 홀딩 래치에 저장된 나머지 상기 디지털 데이터를 저장하는 제 2 지연회로 및 상기 제 2 지연회로에 저장된 상기 디지털 데이터에 대응하는 전압 또는 전류를 발생하며, 상기 클럭신호가 공급될 때 상기 전압 또는 전류를 출력하는 제 2 디지털-아날로그 변환기를 포함하는 제 2 디지털-아날로그 변환부와;
    상기 쉬프트 신호에 따라 상기 홀딩 래치에 저장된 일부 상기 디지털 데이터를 상기 제 1 지연회로로 공급하는 제 1 멀티플렉서와;
    상기 쉬프트 신호에 따라 상기 홀딩 래치에 저장된 나머지 상기 디지털 데이터를 상기 제 2 지연회로로 공급하는 제 2 멀티플렉서와;
    상기 제 1 및 제 2 디지털-아날로그 변환기로부터의 전압 또는 전류를 출력하는 출력 스테이지를 구비하는 데이터 드라이버.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 디지털-아날로그 변환기 각각은,
    상기 제 1 지연회로 또는 제 2 지연회로부터 공급되는 상기 디지털 데이터를 디코딩하여 출력하는 디코더와,
    상기 디코더로부터 공급되는 디코딩된 디지털 데이터에 대응되는 전압 또는 전류를 발생하여 출력하는 디지털-아날로그 변환 코어를 구비하는 데이터 드라이버.
  7. 제 5 항에 있어서,
    상기 제 1 지연회로 및 제 2 지연회로 각각은 상기 클럭신호에 동기되어 상기 홀딩 래치로부터의 상기 디지털 데이터를 저장하는 복수의 D 플립플롭인 데이터 드라이버.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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