KR100603929B1 - Cylindrical capacitors having a stepped sidewall and methods for fabricating the same - Google Patents

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Abstract

실린더형 커패시터 및 그 제조방법을 제공한다. 이 커패시터는 반도체기판 상에 적층된 실린더형 스토리지 노드를 구비한다. 상기 실린더형 스토리지 노드는 기저부 및 상기 기저부 상에 위치하는 계단형 측벽을 갖는다. 상기 계단형 측벽은 차례로 적층된 적어도 2개의 부 측벽들 및 상기 부 측벽들중 하부 측벽을 상부 측벽에 연결시키는 적어도 하나의 연결부를 갖는다. 상기 각 부 측벽들의 상부 직경은 그 하부 직경보다 넓다. 또한, 상기 하부 측벽의 상부직경은 상기 하부 측벽 상에 적층된 상기 상부 측벽의 하부직경보다 넓다. 상기 실린더형 커패시터를 제조하는 방법은 반도체기판 상에 복수개의 주형층들을 차례로 형성하는 것을 포함한다. 상기 복수개의 주형층들중 하부 주형층의 식각률은 상기 하부 주형층 상의 상부 주형층의 식각률보다 빠르다. 상기 복수개의 주형층들을 패터닝하여 상기 반도체기판의 일 부분을 노출시키는 예비 스토리지 노드 홀을 형성한다. 상기 패터닝된 주형층들을 등방성 식각하여 스토리지 노드 홀을 형성한다. 이에 따라, 상기 스토리지 노드 홀은 계단형 측벽 프로파일을 갖는다. 이어서, 상기 결과물 상에 콘포말한 도전층을 형성하고 상기 주형층들의 상부면이 노출될 때까지 상기 도전층을 평탄화시킨다.A cylindrical capacitor and a method of manufacturing the same are provided. This capacitor has a cylindrical storage node stacked on a semiconductor substrate. The cylindrical storage node has a base and a stepped sidewall located on the base. The stepped sidewall has at least two secondary sidewalls stacked in sequence and at least one connection connecting the lower sidewall of the secondary sidewalls to the upper sidewall. The upper diameter of each of the minor sidewalls is wider than the lower diameter thereof. Further, an upper diameter of the lower sidewall is wider than a lower diameter of the upper sidewall stacked on the lower sidewall. The method of manufacturing the cylindrical capacitor includes sequentially forming a plurality of mold layers on a semiconductor substrate. The etch rate of the lower mold layer of the plurality of mold layers is faster than the etch rate of the upper mold layer on the lower mold layer. The plurality of mold layers may be patterned to form preliminary storage node holes that expose a portion of the semiconductor substrate. The patterned mold layers are isotropically etched to form storage node holes. Accordingly, the storage node holes have a stepped sidewall profile. Subsequently, a conformal conductive layer is formed on the resultant, and the conductive layer is planarized until the top surfaces of the mold layers are exposed.

Description

계단형 측벽을 갖는 실린더형 커패시터 및 그 제조방법{Cylindrical capacitors having a stepped sidewall and methods for fabricating the same}Cylindrical capacitors having stepped sidewalls and methods for manufacturing the same {Cylindrical capacitors having a stepped sidewall and methods for fabricating the same}

도 1은 종래의 실린더형 커패시터 제조방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional cylindrical capacitor manufacturing method.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 실린더형 커패시터를 제조하는 방법 및 그에 의해 제조된 실린더형 커패시터를 설명하기 위한 단면도들이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a cylindrical capacitor according to an embodiment of the present invention and a cylindrical capacitor manufactured thereby.

도 3은 본 발명의 다른 실시예에 따른 실린더형 커패시터를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a cylindrical capacitor according to another embodiment of the present invention.

도 4a 내지 도 4f는 도 3의 실린더형 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.4A to 4F are cross-sectional views illustrating a method of manufacturing the cylindrical capacitor of FIG. 3.

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 계단형 측벽을 갖는 실린더형 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a cylindrical capacitor having a stepped side wall and a method of manufacturing the same.

반도체소자의 집적도를 증가시키기 위한 노력은 서로 이웃하는 패턴들의 간격을 점점 더 가깝게 만드는 결과를 초래한다. 이에 따라, 고집적 디램의 셀 커패시터들은 점점 작아지고 있다. 셀 커패시터의 용량이 감소하는 경우에, 메모리 셀 들은 알파입자들에 기인하는 소프트 에러에 취약해지고 메모리 셀들에 저장된 데이타들이 쉽게 소멸된다. 따라서, 고집적 디램의 셀 커패시턴스는 소프트 에러와 같은 셀 특성을 개선시키기 위하여 증가되어야 한다.Efforts to increase the degree of integration of semiconductor devices have resulted in closer and closer spacing of neighboring patterns. Accordingly, cell capacitors of highly integrated DRAMs are getting smaller. When the capacity of the cell capacitor is reduced, the memory cells are vulnerable to soft errors due to alpha particles and the data stored in the memory cells are easily destroyed. Therefore, the cell capacitance of the highly integrated DRAM must be increased to improve cell characteristics such as soft error.

이에 따라, 셀 커패시턴스를 증가시키기 위하여 3차원적인 셀 커패시터 즉, 실린더형 커패시터가 고집적 디램에 널리 채택되고 있다.Accordingly, in order to increase cell capacitance, a three-dimensional cell capacitor, that is, a cylindrical capacitor, has been widely adopted in a high density DRAM.

도 1은 종래의 실린더형 커패시터를 보여주는 단면도이다.1 is a cross-sectional view showing a conventional cylindrical capacitor.

도 1을 참조하면, 반도체기판(도시하지 않음) 상에 층간절연막(110)을 형성한다. 상기 층간절연막(110)을 패터닝하여 상기 층간절연막(110) 내에 복수개의 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들의 각각은 스토리지 노드 콘택 플러그(112)로 채워진다. 상기 스토리지 노드 콘택 플러그들(112)을 갖는 반도체기판의 전면 상에 식각저지막(114) 및 주형막(도시하지 않음)을 차례로 형성한다. 상기 주형막 및 상기 식각저지막(114)을 연속적으로 패터닝하여 상기 각 스토리지 노드 콘택 플러그들(112)을 노출시키는 복수개의 스토리지 노드 홀들을 형성한다. 이 경우에, 상기 스토리지 노드 홀들은 경사진 측벽들을 갖는다. 특히, 상기 주형막이 두꺼울수록 상기 측벽의 경사는 더욱 완만하다. 이어서, 상기 스토리지 노드 홀들 내에 실린더형 스토리지 노드들(116)을 형성한다. 이에 따라, 상기 스토리지 노드들(116)의 측벽들 또한 도 1에 보여진 바와 같이 상기 스토리지 노드 콘택홀들의 측벽들을 따라 경사진 형태를 보인다. 결과적으로, 상기 스토리지 노드들(116)의 바닥의 표면적을 증가시키기가 어렵다.Referring to FIG. 1, an interlayer insulating film 110 is formed on a semiconductor substrate (not shown). The interlayer insulating layer 110 is patterned to form a plurality of storage node contact holes in the interlayer insulating layer 110. Each of the storage node contact holes is filled with a storage node contact plug 112. An etch stop layer 114 and a mold layer (not shown) are sequentially formed on the entire surface of the semiconductor substrate having the storage node contact plugs 112. The mold layer and the etch stop layer 114 are successively patterned to form a plurality of storage node holes exposing the storage node contact plugs 112. In this case, the storage node holes have sloped sidewalls. In particular, the thicker the mold film, the gentler the slope of the sidewall. Subsequently, cylindrical storage nodes 116 are formed in the storage node holes. Accordingly, sidewalls of the storage nodes 116 may also be inclined along sidewalls of the storage node contact holes as shown in FIG. 1. As a result, it is difficult to increase the surface area of the bottom of the storage nodes 116.

본 발명이 이루고자 하는 기술적 과제는 정전용량을 증가시키기 위하여 계단형 측벽을 갖는 스토리지 노드를 구비하는 실린더형 커패시터를 제조하는 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a cylindrical capacitor having a storage node having stepped sidewalls to increase capacitance.

본 발명이 이루고자 하는 다른 기술적 과제는 증가된 표면적을 갖는 스토리지 노드를 구비하는 실린더형 커패시터를 제공하는 데 있다.Another object of the present invention is to provide a cylindrical capacitor having a storage node having an increased surface area.

상기 기술적 과제들을 달성하기 위한 본 발명의 일 양태에 따르면, 상기 실린더형 커패시터는 반도체기판 및 상기 반도체기판 상에 적층된 실린더형 스토리지 노드를 포함한다. 상기 스토리지 노드는 기저부 및 상기 기저부 상의 계단형 측벽을 갖는다. 상기 계단형 측벽은 차례로 적층된 적어도 두개의 부 측벽들 및 상기 적어도 두개의 부 측벽들중 하부 측벽을 상기 하부 측벽 상의 상부 측벽에 연결시키는 적어도 하나의 연결부를 포함한다. 여기서, 상기 각 부 측벽들의 상부직경은 그 하부직경보다 크다. 또한, 상기 하부 측벽의 상부직경은 상기 상부 측벽의 하부직경보다 크다. 이에 따라, 서로 인접하는 상기 두개의 부 측벽들 사이에 계단이 형성된다.According to an aspect of the present invention for achieving the above technical problem, the cylindrical capacitor includes a semiconductor substrate and a cylindrical storage node stacked on the semiconductor substrate. The storage node has a base and stepped sidewalls on the base. The stepped sidewall includes at least two secondary sidewalls that are sequentially stacked and at least one connection that connects a lower one of the at least two secondary sidewalls to an upper sidewall on the lower sidewall. Here, the upper diameter of each of the side walls is larger than the lower diameter thereof. Further, the upper diameter of the lower sidewall is larger than the lower diameter of the upper sidewall. Thus, a step is formed between the two secondary side walls adjacent to each other.

이에 더하여, 상기 실린더형 스토리지 노드 및 상기 반도체기판 사이에 층간졀연막이 개재될 수 있다. 상기 실린더형 스토리지 노드는 상기 층간절연막의 일 부분을 관통하는 스토리지 노드 콘택홀 내에 형성된 스토리지 노드 콘택 플러그를 통하여 상기 반도체기판에 전기적으로 접속된다.In addition, an interlayer dielectric film may be interposed between the cylindrical storage node and the semiconductor substrate. The cylindrical storage node is electrically connected to the semiconductor substrate through a storage node contact plug formed in a storage node contact hole passing through a portion of the interlayer insulating layer.

상기 기술적 과제들을 달성하기 위한 본 발명의 다른 양태에 따르면, 본 발 명은 실린더형 커패시터를 제조하는 방법을 제공한다. 이 방법은 반도체기판을 제공하는 것을 포함한다. 상기 반도체기판 상에 복수개의 주형막들을 차례로 형성한다. 상기 복수개의 주형막들중 하부 주형막의 식각률은 산화막 식각용액과 같은 소정의 식각용액에 대하여 상기 하부 주형막 상의 상부 주형막의 식각률보다 더 빠르다. 상기 복수개의 주형막들을 패터닝하여 상기 반도체기판의 일 부분을 노출시키는 예비 스토리지 노드 홀을 형성한다. 상기 패터닝된 주형막들을 등방성 식각하여 스토리지 노드 홀을 형성한다. 그 결과, 상기 스토리지 노드 홀은 계단형 측벽 프로파일을 갖는다. 이어서, 상기 스토리지 노드 홀 내에 실린더형 스토리지 노드를 형성한다. 스토리지 노드의 측벽은 상기 스토리지 노드 홀의 계단형 측벽 프로파일을 따라 콘포말하게 형성된다. 따라서, 상기 실린더형 스토리지 노드는 계단형 측벽을 갖는다.According to another aspect of the present invention for achieving the above technical problem, the present invention provides a method of manufacturing a cylindrical capacitor. The method includes providing a semiconductor substrate. A plurality of mold films are sequentially formed on the semiconductor substrate. Among the plurality of template films, the etching rate of the lower template film is faster than the etching rate of the upper template film on the lower template film with respect to a predetermined etching solution such as an oxide film etching solution. The plurality of mold layers may be patterned to form preliminary storage node holes that expose a portion of the semiconductor substrate. The patterned template layers are isotropically etched to form storage node holes. As a result, the storage node holes have a stepped sidewall profile. Subsequently, a cylindrical storage node is formed in the storage node hole. Sidewalls of the storage node are conformally formed along the stepped sidewall profile of the storage node hole. Thus, the cylindrical storage node has a stepped side wall.

바람직하게는, 상기 하부 주형막은 상기 하부 주형막 상의 상기 상부 주형막보다 얇다.Preferably, the lower template film is thinner than the upper template film on the lower template film.

이에 더하여, 상기 주형막들은 BPSG(borophosphosilicate layer)막 및 언도우프트 실리콘 산화막(USG; undoped silicate glass)으로 형성하는 것이 바람직하다.In addition, the template films may be formed of a borophosphosilicate layer (BPSG) film and an undoped silicate glass (USG).

더 나아가서, 상기 복수개의 주형막들을 형성하기 전에 상기 반도체기판 상에 층간절연막을 형성할 수도 있다. 이 경우에, 상기 층간절연막을 패터닝하여 상기 반도체기판의 일 부분을 노출시키는 스토리지 노드 콘택홀을 형성하고, 상기 스토리지 노드 콘택홀 내에 스토리지 노드 콘택 플러그를 형성한다. 또한, 상기 스토 리지 노드 홀은 상기 스토리지 노드 콘택 플러그가 노출되도록 형성한다. 이에 따라, 상기 스토리지 노드는 상기 스토리지 노드 콘택 플러그를 통하여 상기 반도체기판에 전기적으로 접속된다.Furthermore, an interlayer insulating film may be formed on the semiconductor substrate before forming the plurality of mold films. In this case, the interlayer insulating layer is patterned to form a storage node contact hole exposing a portion of the semiconductor substrate, and a storage node contact plug is formed in the storage node contact hole. In addition, the storage node hole is formed to expose the storage node contact plug. Accordingly, the storage node is electrically connected to the semiconductor substrate through the storage node contact plug.

이하, 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or another layer may be interposed therebetween. Like numbers refer to like elements throughout.

도 2a를 참조하면, 반도체기판(도시하지 않음) 상에 층간절연막(210)을 형성한다. 상기 층간절연막(210)을 패터닝하여 상기 반도체기판의 소정영역들을 노출시키는 복수개의 스토리지 노드 콘택홀들을 형성한다. 이어서, 상기 통상의 기술을 사용하여 상기 스토리지 노드 콘택홀들 내에 스토리지 노드 콘택 플러그들(212)을 형성한다. 상기 스토리지 노드 콘택 플러그들(212)을 갖는 반도체기판 상에 식각저지막(214)을 형성한다. 계속해서, 상기 식각저지막(214) 상에 하부 주형막(216) 및 상부 주형막(218)을 차례로 형성한다. 상기 상부 주형막(218)은 상기 하부 주형막(216)보다 두껍게 형성하는 것이 바람직하다. 상기 하부 주형막(216)은 상기 상부 주형막(218)보다 빠른 식각률을 갖는 물질막으로 형성한다. 예를 들면, 상기 하부 주형막(216)은 붕소 및/또는 인과 같은 불순물을 함유하는 산화막으로 형성하는 것이 바람직하고, 상기 상부 주형막(218)은 상기 불순물을 함유하지 않는 산화막으로 형성하는 것이 바람직하다. 좀 더 구체적으로, 상기 하부 주형막(216)은 BPSG막 또는 PSG막으로 형성하는 것이 바람직하고, 상기 상부 주형막(218)은 언도우프트 실리콘 산화막(USG), TEOS(tetraethylothosilcate)막 또는 고밀도 플라즈마 산화막으로 형성하는 것이 바람직하다. 이 경우에, 상기 BPSG막 및 상기 PSG막의 식각률은 불산(HF)과 같은 산화막 식각용액에 대하여 상기 USG막, TEOS막 및 고밀도 플라즈마 산화막의 식각률보다 빠르다. 이에 더하여, 상기 BPSG막 및 상기 PSG막의 식각률은 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(DI water)의 혼합용액과 같은 또 다른 식각용액에 대해서도 상기 USG막, TEOS막 및 고밀도 플라즈마 산화막의 식각률보다 빠르다.Referring to FIG. 2A, an interlayer insulating film 210 is formed on a semiconductor substrate (not shown). The interlayer insulating layer 210 is patterned to form a plurality of storage node contact holes exposing predetermined regions of the semiconductor substrate. Subsequently, storage node contact plugs 212 are formed in the storage node contact holes using the conventional technique. An etch stop layer 214 is formed on the semiconductor substrate having the storage node contact plugs 212. Subsequently, the lower mold layer 216 and the upper mold layer 218 are sequentially formed on the etch stop layer 214. The upper mold layer 218 may be formed thicker than the lower mold layer 216. The lower mold layer 216 is formed of a material layer having an etching rate faster than that of the upper mold layer 218. For example, the lower mold film 216 may be formed of an oxide film containing impurities such as boron and / or phosphorus, and the upper mold film 218 may be formed of an oxide film containing no impurities. Do. More specifically, the lower template film 216 may be formed of a BPSG film or a PSG film, and the upper template film 218 may be an undoped silicon oxide film (USG), a tetraethylothosilcate (TEOS) film, or a high density plasma. It is preferable to form with an oxide film. In this case, the etching rate of the BPSG film and the PSG film is faster than that of the USG film, TEOS film, and high density plasma oxide film with respect to the oxide film etching solution such as hydrofluoric acid (HF). In addition, the etching rate of the BPSG film and the PSG film is about USG film, TEOS for another etching solution such as a mixed solution of ammonium hydroxide (NH 4 OH), hydrogen peroxide (H 2 O 2 ) and deionized water (DI water) It is faster than the etching rate of the film and the high density plasma oxide film.

상기 식각저지막(214)은 상기 주형막들(216, 218)에 대하여 식각 선택비를 갖는 절연물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 식각저지막(214)은 실리콘 질화막으로 형성할 수 있다.The etch stop layer 214 may be formed of an insulating material layer having an etch selectivity with respect to the mold layers 216 and 218. For example, the etch stop layer 214 may be formed of a silicon nitride layer.

도 2b를 참조하면, 상기 상부 주형막(218), 상기 하부 주형막(216) 및 상기 식각저지막(214)을 연속적으로 패터닝하여 상기 스토리지 노드 콘택 플러그들(212)을 노출시키는 예비 스토리지 노드 홀들(220)을 형성한다. 상기 상부 주형막(218), 상기 하부 주형막(216) 및 상기 식각저지막(214)은 건식식각 공정과 같은 이방성 식각 기술을 사용하여 식각하는 것이 바람직하다. 이 경우에, 상기 예비 스토리지 노드 홀들(220)의 각각은 도 2b에 보여진 바와 같이 경사진 측벽 프로파일을 갖는다. 다시 말해서, 상기 각 예비 스토리지 노드 홀들(220)의 상부 직경은 그 하부 직경보다 넓다. 따라서, 상기 예비 스토리지 노드 홀들(220)의 측벽들은 양의 경사(positive slope)를 갖는다.Referring to FIG. 2B, preliminary storage node holes exposing the storage node contact plugs 212 by successively patterning the upper mold layer 218, the lower mold layer 216, and the etch stop layer 214. To form 220. The upper mold layer 218, the lower mold layer 216, and the etch stop layer 214 may be etched using an anisotropic etching technique such as a dry etching process. In this case, each of the spare storage node holes 220 has an inclined sidewall profile as shown in FIG. 2B. In other words, the upper diameter of each of the spare storage node holes 220 is wider than the lower diameter thereof. Thus, sidewalls of the preliminary storage node holes 220 have a positive slope.

도 2c를 참조하면, 상기 하부 및 상부 주형막들(216, 218)을 불산용액 및/또는 상기 혼합용액을 사용하여 등방성 식각하여 스토리지 노드 홀들(220a)을 형성한다. 이에 따라, 상기 하부 주형막(216)은 횡방향으로 식각되어 상기 상부 주형막(218)의 하부 가장자리 아래에 언더컷 영역들(216a)이 형성된다. 그 결과, 상기 스토리지 노드 홀들(220)의 하부 영역들이 확장되어 상기 스토리지 노드 홀들(220a) 내의 상기 하부 주형막(216) 및 상부 주형막(218) 사이에 계단이 형성된다. 상기 혼합용액은 건식 식각공정이 완료된 기판의 표면에 잔존하는 자연산화막 및 폴리머를 제거하기 위한 표면세정 공정에 널리 사용된다. 따라서, 상기 혼합용액은 식각용액 뿐만 아니라 세정용액으로도 작용한다. Referring to FIG. 2C, the lower and upper mold layers 216 and 218 are isotropically etched using a hydrofluoric acid solution and / or the mixed solution to form storage node holes 220a. Accordingly, the lower mold layer 216 is laterally etched to form undercut regions 216a below the lower edge of the upper mold layer 218. As a result, lower regions of the storage node holes 220 may be extended to form a step between the lower mold layer 216 and the upper mold layer 218 in the storage node holes 220a. The mixed solution is widely used in the surface cleaning process for removing the natural oxide film and the polymer remaining on the surface of the substrate where the dry etching process is completed. Therefore, the mixed solution acts not only as an etching solution but also as a cleaning solution.

도 2d를 참조하면, 상기 하부 및 상부 주형막들(216, 218)의 상부 및 상기 스토리지 노드 홀들(220) 내에 콘포말한 도전막(222)을 형성한다. 상기 콘포말한 도전막(222)은 도핑된 폴리실리콘막 또는 도핑된 비정질 실리콘막으로 형성할 수 있다. 따라서, 상기 스토리지 노드 홀들(220)의 측벽들 상의 상기 도전막(222)은 상기 스토리지 노드 홀들(220)의 측벽들과 동일한 프로파일을 갖도록 형성된다. 더나아가서, 상기 도전막(222) 상에 통상의 방법을 사용하여 반구형 실리콘막(HSG silicon layer; 224)을 형성할 수도 있다. 이어서, 상기 반구형 실리콘막(224)을 갖는 반도체기판의 표면 상에 희생막(226)을 형성한다. 상기 희생막(226)은 상기 하부 및 상부 주형막들(216, 218)과 동일한 물질막으로 형성하는 것이 바람직하다. 특히, 상기 희생막(226)은 실리콘 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 2D, a conformal conductive layer 222 is formed on the lower and upper mold layers 216 and 218 and in the storage node holes 220. The conformal conductive layer 222 may be formed of a doped polysilicon layer or a doped amorphous silicon layer. Therefore, the conductive layer 222 on sidewalls of the storage node holes 220 is formed to have the same profile as the sidewalls of the storage node holes 220. Further, a hemispherical silicon film (HSG silicon layer) 224 may be formed on the conductive film 222 using a conventional method. Subsequently, a sacrificial film 226 is formed on the surface of the semiconductor substrate having the hemispherical silicon film 224. The sacrificial layer 226 may be formed of the same material layer as the lower and upper mold layers 216 and 218. In particular, the sacrificial layer 226 may be formed of a silicon oxide layer.

도 2e를 참조하면, 상기 상부 주형막(218)의 상부면이 노출될 때까지 상기 희생막(226), 반구형 실리콘막(224), 및 도전막(222)을 평탄화시키어 상기 스토리지 노드 홀들(220a) 내에 실린더형 스토리지 노드들(225)을 형성한다. 이에 따라, 상기 스토리지 노드들(225)의 각각은 기저부(222b), 상기 기저부(222b) 상의 하나의 계단을 갖는 측벽(222a), 및 반구형 실리콘막 패턴(222a)을 포함한다. 상기 반구형 실리콘막(224)을 형성하는 공정을 생략하는 경우에는, 상기 스토리지 노드들(225)의 각각은 상기 기저부(222b) 및 상기 하나의 계단을 갖는 측벽(222a)으로 구성된다.Referring to FIG. 2E, the sacrificial layer 226, the hemispherical silicon layer 224, and the conductive layer 222 are planarized until the upper surface of the upper mold layer 218 is exposed, and thus the storage node holes 220a. To form cylindrical storage nodes 225. Accordingly, each of the storage nodes 225 includes a base portion 222b, a sidewall 222a having one step on the base portion 222b, and a hemispherical silicon film pattern 222a. When the process of forming the hemispherical silicon film 224 is omitted, each of the storage nodes 225 includes the bottom portion 222b and the sidewall 222a having the one step.

상기 평탄화된 희생막(226)은 상기 스토리지 노드들(220a) 내에 남겨질 수 있다. 이어서, 완충 산화막 식각용액(BOE; buffered oxide etchant) 또는 불산용액을 사용하여 상기 평탄화된 희생막(226), 상기 상부 주형막(218) 및 상기 하부 주형막(216)을 제거하여 상기 스토리지 노드들(220a)의 내측벽들 및 외측벽들을 노출시킨다. 상기 층간절연막(210)은 상기 평탄화된 희생막(226), 상기 상부 주형막(218) 및 상기 하부 주형막(216)을 제거하는 동안 상기 식각저지막(214)에 의해 보호될 수 있다.The planarized sacrificial layer 226 may be left in the storage nodes 220a. Subsequently, the planarized sacrificial layer 226, the upper template layer 218, and the lower template layer 216 are removed using a buffered oxide etchant (BOE) or hydrofluoric acid solution to form the storage nodes. Inner walls and outer walls of 220a are exposed. The interlayer insulating layer 210 may be protected by the etch stop layer 214 while removing the planarized sacrificial layer 226, the upper mold layer 218, and the lower mold layer 216.

상술한 바와 같이, 상기 스토리지 노드들은 하나의 계단을 갖는 측벽을 구비 한다. 이에 따라, 상기 스토리지 노드들의 표면적이 증가되어 셀 커패시턴스 또한 증가된다.As described above, the storage nodes have sidewalls with one staircase. As a result, the surface area of the storage nodes is increased, thereby increasing cell capacitance.

도 3은 본 발명의 다른 실시예에 따른 실린더형 커패시터를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a cylindrical capacitor according to another embodiment of the present invention.

도 3을 참조하면, 반도체기판(1) 상에 층간절연막(3)이 배치된다. 상기 반도체기판(1)의 일 부분은 상기 층간절연막(3) 내에 형성된 스토리지 노드 콘택홀(5)에 의해 노출된다. 상기 스토리지 노드 콘택홀(5)은 스토리지 노드 콘택 플러그(9)로 채워진다. 상기 스토리지 노드 콘택홀(5)의 측벽 및 상기 스토리지 노드 콘택 플러그(9)의 외측벽 사이에 스페이서(7)가 개재될 수 있다. 상기 층간절연막(3) 및 상기 스토리지 노드 콘택 플러그(9)는 식각저지막(13)으로 덮여질 수 있다. 이에 더하여, 중온 산화막(MTO; medium temperature oxide)과 같은 완충산화막(11)이 상기 식각저지막(13) 아래에 개재될 수도 있다.Referring to FIG. 3, an interlayer insulating film 3 is disposed on a semiconductor substrate 1. A portion of the semiconductor substrate 1 is exposed by the storage node contact hole 5 formed in the interlayer insulating layer 3. The storage node contact hole 5 is filled with a storage node contact plug 9. A spacer 7 may be interposed between the sidewall of the storage node contact hole 5 and the outer wall of the storage node contact plug 9. The interlayer insulating layer 3 and the storage node contact plug 9 may be covered with an etch stop layer 13. In addition, a buffer oxide film 11 such as a medium temperature oxide (MTO) may be interposed below the etch stop layer 13.

상기 스토리지 노드 콘택 플러그(9) 상에 실리더형 스토리지 노드(27s)가 적층되고 상기 스토리지 노드(27s)는 상기 스토리지 노드 콘택 플러그(9)와 전기적으로 접속된다. 상기 스토리지 노드(27s)는 기저부(27t) 및 두개의 계단을 갖는 측벽(27w)을 포함한다. 상기 기저부(27t)는 도 3에 도시된 바와 같이 상기 완충 산화막(11) 및 상기 층간절연막(3) 내부로 연장되는 것이 바람직하다. 상기 두개의 계단을 갖는 측벽(27w)은 상기 기저부(27t)로부터 위쪽으로 연장된다. 특히, 상기 측벽(27w)의 하부는 상기 기저부(27t)의 가장자리와 수직적으로 정렬되고 집적 접촉한다. 상기 기저부(27t)는 상기 식각저지막(13) 및 상기 완충 산화막(11)을 관통 하는 홀을 통하여 상기 스토리지 노드 콘택 플러그(9)와 전기적으로 접속된다.A cylindrical storage node 27s is stacked on the storage node contact plug 9 and the storage node 27s is electrically connected to the storage node contact plug 9. The storage node 27s includes a base 27t and sidewalls 27w having two steps. As shown in FIG. 3, the base portion 27t extends into the buffer oxide film 11 and the interlayer insulating film 3. The two stepped side walls 27w extend upward from the base 27t. In particular, the lower part of the side wall 27w is vertically aligned and integrally contacted with the edge of the base portion 27t. The base portion 27t is electrically connected to the storage node contact plug 9 through a hole penetrating through the etch stop layer 13 and the buffer oxide layer 11.

이에 더하여, 상기 측벽(27w)은 차례로 적층된 하부 측벽(27a), 중간 측벽(27b) 및 상부 측벽(27c), 상기 하부측벽(27a)을 상기 중간측벽(27b)에 접속시키는 하부 연결부(27m) 및 상기 중간측벽(27b)을 상기 상부측벽(27c)에 접속시키는 상부 연결부(27n)를 포함한다. 상기 연결부들(27m, 27n)은 여러가지의 형태를 가질 수 있다. 예를 들면, 상기 연결부들(27m, 27n)은 평면적으로 링 형태를 가질 수 있다. 상기 하부측벽, 중간측벽 및 상부측벽의 각각의 상부직경은 그 것의 하부직경보다 크다. 예를 들면, 상기 하부측벽(27a)의 제1 상부직경(A2)은 그 것의 제1 하부직경(A1)보다 크고, 상기 중간측벽(27b)의 제2 상부직경(B2)은 그 것의 제2 하부직경(B1)보다 크다. 이와 마찬가지로, 상기 상부측벽(27c)의 제3 상부직경(C2)은 그 것의 제3 하부직경(C1)보다 크다.In addition, the side wall 27w includes a lower side wall 27a, an intermediate side wall 27b and an upper side wall 27c, and a lower connection part 27m connecting the lower side wall 27a to the middle side wall 27b, which are sequentially stacked. ) And an upper connecting portion 27n connecting the intermediate side wall 27b to the upper side wall 27c. The connection parts 27m and 27n may have various shapes. For example, the connection parts 27m and 27n may have a ring shape in plan. Each upper diameter of the lower side wall, the middle side wall and the upper side wall is larger than its lower diameter. For example, the first upper diameter A2 of the lower side wall 27a is larger than its first lower diameter A1, and the second upper diameter B2 of the middle side wall 27b is its second. It is larger than the lower diameter B1. Similarly, the third upper diameter C2 of the upper side wall 27c is larger than its third lower diameter C1.

더 나아가서, 상기 제1 상부직경(A2)은 상기 제2 하부직경(B1)보다 크고, 상기 제2 상부직경(B2)은 상기 제3 하부직경(C1)보다 크다. 이에 따라, 상기 하부 연결부(27m)의 외측 가장자리는 상기 하부측벽(27a)의 상부와 접촉하고, 상기 하부 연결부(27m)의 내측 가장자리는 상기 중간측벽(27b)의 하부와 접촉한다. 또한, 상기 상부 연결부(27n)의 외측 가장자리는 상기 중간측벽(27b)의 상부와 접촉하고, 상기 상부 연결부(27n)의 내측 가장자리는 상기 상부측벽(27c)의 하부와 접촉한다. 결과적으로, 상기 하부측벽(27a) 및 중간측벽(27b) 사이에 제1 계단이 형성되고, 상기 중간측벽(27b) 및 상부측벽(27c) 사이에 제2 계단이 형성된다.Furthermore, the first upper diameter A2 is larger than the second lower diameter B1, and the second upper diameter B2 is larger than the third lower diameter C1. Accordingly, the outer edge of the lower connecting portion 27m is in contact with the upper portion of the lower side wall 27a, and the inner edge of the lower connecting portion 27m is in contact with the lower portion of the middle side wall 27b. In addition, the outer edge of the upper connecting portion 27n is in contact with the upper portion of the intermediate side wall 27b, and the inner edge of the upper connecting portion 27n is in contact with the lower portion of the upper side wall 27c. As a result, a first step is formed between the lower side wall 27a and the middle side wall 27b, and a second step is formed between the middle side wall 27b and the upper side wall 27c.

더욱이, 상기 하부측벽(27a)의 높이(T1)는 상기 중간측벽(27b)의 높이(T2)보 다 작은 것이 바람직하고, 상기 상부측벽(27c)의 높이(T3)는 상기 중간측벽(27b)의 높이(T2)보다 큰 것이 바람직하다.Furthermore, the height T1 of the lower side wall 27a is preferably smaller than the height T2 of the middle side wall 27b, and the height T3 of the upper side wall 27c is the middle side wall 27b. It is preferable that it is larger than the height T2 of.

상기 스토리지 노드(27s)는 유전체막(31)에 의해 덮여지고, 상기 유전체막(31)은 플레이트 전극(33)에 의해 덮여진다.The storage node 27s is covered by the dielectric film 31, and the dielectric film 31 is covered by the plate electrode 33.

이제, 도 4a 내지 도 4f를 참조하여 도 3에 보여진 실린더형 커패시터의 제조방법을 설명하기로 한다.Now, a method of manufacturing the cylindrical capacitor shown in FIG. 3 will be described with reference to FIGS. 4A to 4F.

도 4a를 참조하면, 반도체기판(1) 상에 층간절연막(3)을 형성한다. 상기 층간절연막(3)을 패터닝하여 상기 반도체기판(1)의 소정영역들을 노출시키는 복수개의 스토리지 노드 콘택홀들(5)을 형성한다. 이에 더하여, 상기 스토리지 노드 콘택홀들(5)의 측벽들 상에 스페이서(7)를 형성할 수도 있다. 상기 스페이서(7)는 상기 층간절연막(3)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 층간절연막(3)을 실리콘 산화막으로 형성하는 경우에, 상기 스페이서(7)는 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 스토리지 노드 콘택홀들(5) 내에 통상의 방법을 사용하여 스토리지 노드 콘택 플러그들(9)을 형성한다.Referring to FIG. 4A, an interlayer insulating film 3 is formed on the semiconductor substrate 1. The interlayer insulating layer 3 is patterned to form a plurality of storage node contact holes 5 exposing predetermined regions of the semiconductor substrate 1. In addition, spacers 7 may be formed on sidewalls of the storage node contact holes 5. The spacer 7 may be formed of a material film having an etching selectivity with respect to the interlayer insulating film 3. For example, when the interlayer insulating film 3 is formed of a silicon oxide film, the spacer 7 may be formed of a silicon nitride film. The storage node contact plugs 9 are then formed in the storage node contact holes 5 using conventional methods.

도 4b를 참조하면, 상기 스토리지 노드 콘택 플러그들(9)을 갖는 결과물의 전면 상에 하부 주형막(15), 중간 주형막(17) 및 상부 주형막(19)을 차례로 형성한다. 더 나아가서, 상기 하부 주형막(15)을 형성하기 전에 상기 스토리지 노드 콘택 플러그들(9)을 갖는 반도체기판의 전면 상에 식각저지막(13)을 형성할 수도 있다. 이에 더하여, 상기 식각저지막(13)을 형성하기 전에 상기 스토리지 노드 콘택 플러그들(9)을 갖는 반도체기판의 전면 상에 완충막(11)을 추가로 형성할 수도 있다. 상기 완충막(11)은 상기 층간절연막(3)과 동일한 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 완충막(11)은 중온 산화막(MTO)과 같은 산화막으로 형성할 수 있다. 상기 식각저지막(13)은 상기 주형막들(15, 17, 19)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 주형막들(15, 17, 19)을 산화막으로 형성하는 경우에, 상기 식각저지막(13)은 실리콘 질화막으로 형성하는 것이 바람직하다.Referring to FIG. 4B, the lower mold layer 15, the middle mold layer 17, and the upper mold layer 19 are sequentially formed on the entire surface of the resultant having the storage node contact plugs 9. Furthermore, the etch stop layer 13 may be formed on the entire surface of the semiconductor substrate having the storage node contact plugs 9 before the lower mold layer 15 is formed. In addition, the buffer layer 11 may be further formed on the entire surface of the semiconductor substrate having the storage node contact plugs 9 before the etching stop layer 13 is formed. The buffer film 11 is preferably formed of the same material film as the interlayer insulating film 3. For example, the buffer film 11 may be formed of an oxide film such as a medium temperature oxide film (MTO). The etch stop layer 13 may be formed of a material layer having an etching selectivity with respect to the mold layers 15, 17, and 19. In the case where the mold layers 15, 17, and 19 are formed of an oxide layer, the etch stop layer 13 may be formed of a silicon nitride layer.

상기 하부 주형막(15)은 소정의 식각용액에 대하여 상기 중간 주형막(17)보다 빠른 식각률을 갖는 물질막으로 형성하는 것이 바람직하다. 이와는 반대로, 상기 상부 주형막(19)은 상기 식각용액에 대하여 상기 중간 주형막(17)보다 느린 식각률을 갖는 물질막으로 형성하는 것이 바람직하다. 특히, 상기 하부 주형막(15) 및 중간 주형막(17)은 각각 제1 및 제2 BPSG막들로 형성하는 데 반하여, 상기 상부 주형막(19)은 붕소 및/또는 인과 같은 불순물을 함유하지 않는 산화막으로 형성할 수 있다. 그러한 경우에, 상기 제1 및 제2 BPSG막들은 상기 제1 및 제2 BPSG막들을 형성하는 동안 붕소 농도 및/또는 인 농도를 적절히 조절함으로써, 상기 제1 BPSG막이 상기 제2 BPSG막보다 빠른 식각률을 갖도록 형성할 수 있다. 예를 들면, 상기 하부 주형막(15)을 4w%의 붕소농도 및 3.5w%의 인 농도를 갖는 BPSG막으로 형성하고 상기 중간 주형막(17)을 2.5w%의 붕소농도 및 2.4w%의 인 농도를 갖는 또 다른 BPSG막으로 형성하는 경우에, 상기 하부 주형막(15)은 산화막 식각용액에 대하여 상기 중간 주형막(17)보다 빠른 식각률을 보인다. 또한, 상기 상부 주형막(19)을 플라즈마 TEOS막, 언도우프트 산화막 또는 고밀도 플라즈마 산화막으로 형성하는 경우에, 상기 상부 주형막(19)은 상기 산화막 식각용액에 대하여 상기 BPSG막들의 어느 것보다 느린 식각률을 보인다. 여기서, 상기 산화막 식각용액은 불산용액 또는 완충 산화막 식각용액(BOE)일 수 있다.The lower mold layer 15 may be formed of a material layer having an etching rate faster than that of the intermediate mold layer 17 with respect to a predetermined etching solution. On the contrary, it is preferable that the upper mold layer 19 is formed of a material film having an etching rate slower than that of the intermediate mold layer 17 with respect to the etching solution. In particular, the lower template film 15 and the intermediate template film 17 are formed of first and second BPSG films, respectively, whereas the upper template film 19 does not contain impurities such as boron and / or phosphorus. It can be formed by an oxide film. In such a case, the first and second BPSG films adjust the boron concentration and / or phosphorus concentration appropriately during the formation of the first and second BPSG films so that the first BPSG film has a faster etching rate than the second BPSG film. It can be formed to have. For example, the lower template film 15 is formed of a BPSG film having a boron concentration of 4w% and a phosphorus concentration of 3.5w%, and the intermediate template film 17 is formed of a boron concentration of 2.5w% and 2.4w%. In the case of forming another BPSG film having a phosphorus concentration, the lower template film 15 exhibits an etching rate faster than that of the intermediate template film 17 with respect to the oxide film etching solution. In addition, when the upper mold film 19 is formed of a plasma TEOS film, an undoped oxide film, or a high density plasma oxide film, the upper mold film 19 is slower than any of the BPSG films with respect to the oxide etching solution. Etch rate is shown. The oxide film etching solution may be a hydrofluoric acid solution or a buffer oxide film etching solution (BOE).

이에 더하여, 후속의 사진공정을 실시하는 동안 난반사를 억제시키기 위하여 상기 상부 주형막(19) 상에 반사방지막(21)을 형성할 수도 있다. 상기 반사방지막(21)은 실리콘 옥시나이드라이드막(SiON)으로 형성하는 것이 바람직하다.In addition, an anti-reflection film 21 may be formed on the upper mold film 19 to suppress diffuse reflection during subsequent photographic processes. The anti-reflection film 21 is preferably formed of a silicon oxynitride film (SiON).

도 4c를 참조하면, 상기 반사방지막(21), 상부 주형막(19), 중간 주형막(17) 및 하부 주형막(15)을 사진/식각 공정을 사용하여 연속적으로 패터닝하여 상기 주형막들(15, 17, 19) 내에 복수개의 예비 스토리지 노드 홀들(23)을 형성한다. 상기 예비 스토리지 노드 홀들(23)을 형성하기 위한 식각 공정은 습식식각 기술보다는 오히려 건식식각 기술과 같은 이방성 식각 기술을 사용하여 실시하는 것이 바람직하다. 그러나, 이 경우에 상기 예비 스토리지 노드 홀들(23)은 양의 경사진 측벽들을 갖는다. 다시 말해서, 상기 예비 스토리지 노드 홀들(23)의 상부직경들은 그 하부직경들보다 크다. 이에 따라, 고성능 커패시터들을 얻기 위해서는 상기 예비 스토리지 노드 홀들(23)의 바닥 면적들을 증가시키는 것이 필요하다.Referring to FIG. 4C, the anti-reflective film 21, the upper mold film 19, the middle mold film 17, and the lower mold film 15 are successively patterned by using a photo / etch process. A plurality of spare storage node holes 23 are formed in the 15, 17, and 19. The etching process for forming the preliminary storage node holes 23 may be performed using an anisotropic etching technique such as a dry etching technique rather than a wet etching technique. In this case, however, the spare storage node holes 23 have positively inclined sidewalls. In other words, the upper diameters of the spare storage node holes 23 are larger than the lower diameters. Accordingly, it is necessary to increase the floor areas of the spare storage node holes 23 to obtain high performance capacitors.

계속해서, 상기 식각저지막(13)을 식각하여 상기 스토리지 노드 콘택 플러그들(9)을 노출시킨다. 상기 패터닝된 반사방지막(21)은 또한 상기 식각저지막(13)을 식각하는 동안 제거된다. 상기 식각저지막(13) 아래에 상기 완충막(11)이 형성된 경우에는, 상기 예비 스토리지 노드 홀들(23)의 각각은 도 4c에 보여진 바와 같이 상기 각 스토리지 노드 콘택 플러그들(9) 상에 위치하는 상기 완충막(11)의 소정영역을 노출시킨다.Subsequently, the etch stop layer 13 is etched to expose the storage node contact plugs 9. The patterned antireflective film 21 is also removed while etching the etch stop film 13. When the buffer layer 11 is formed below the etch stop layer 13, each of the preliminary storage node holes 23 is positioned on each of the storage node contact plugs 9 as shown in FIG. 4C. The predetermined region of the buffer film 11 is exposed.

도 4d를 참조하면, 상기 주형막들(15, 17, 19)을 위에서 언급한 산화막 식각용액을 사용하여 등방성 식각하여 복수개의 스토리지 노드 홀들(23a)을 형성한다. 이에 따라, 상기 스토리지 노드 홀들(23a)은 도 4d에 보여진 바와 같이 상기 주형막들(15, 17, 19)의 서로 다른 식각률에 기인하여 계단형 측벽들을 갖는다. 상기 하부 주형막(15)의 제1 두께(T1)가 상기 중간 및 상부 주형막들(17, 19)의 제2 및 제3 두께들(T2, T3)보다 큰 경우에는, 상기 두개의 인접한 스토리지 노드 홀들(23a) 사이의 하부 간격(S1)은 그들 사이의 상부 상부 간격(S2)에 비하여 더욱 감소될 수 있다. 따라서, 상기 두개의 인접한 스토리지 노드 홀들(23a)이 서로 연결되는 것을 방지하기 위해서는, 상기 하부 주형막(15)의 제1 두께(T1)가 상기 중간 주형막(17)의 제2 두께(T2)보다 작고 상기 상부 주형막(19)의 제3 두께(T3)가 상기 중간 주형막(17)의 제2 두께(T2)보다 큰 것이 바람직하다.Referring to FIG. 4D, the mold layers 15, 17, and 19 are isotropically etched using the above-described oxide etching solution to form a plurality of storage node holes 23a. Accordingly, the storage node holes 23a have stepped sidewalls due to different etching rates of the mold layers 15, 17, and 19, as shown in FIG. 4D. When the first thickness T1 of the lower mold layer 15 is greater than the second and third thicknesses T2 and T3 of the middle and upper mold layers 17 and 19, the two adjacent storages may be used. The lower gap S1 between the node holes 23a can be further reduced compared to the upper upper gap S2 therebetween. Therefore, in order to prevent the two adjacent storage node holes 23a from being connected to each other, the first thickness T1 of the lower mold layer 15 is the second thickness T2 of the intermediate mold layer 17. It is preferred that it is smaller and the third thickness T3 of the upper mold film 19 is greater than the second thickness T2 of the intermediate mold film 17.

이에 더하여, 상기 스토리지 노드 홀들(23a)을 갖는 기판의 표면은 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합용액과 같은 증착전 세정용액을 사용하여 표면처리될 수 있다. 상기 혼합용액은 자연산화막 및 폴리머를 제거하는 데 널리 사용된다.In addition, the surface of the substrate having the storage node holes 23a may be surface treated using a pre-deposition cleaning solution such as a mixed solution of ammonium hydroxide (NH 4 OH), hydrogen peroxide (H 2 O 2 ), and deionized water. have. The mixed solution is widely used to remove the natural oxide film and the polymer.

또한, 상기 노출된 완충막(11)은 상기 스토리지 노드 홀들(23a)을 형성하는 동안 식각될 수 있으므로, 상기 스토리지 노드 홀들(23a)은 상기 각 스토리지 노드 콘택 플러그들(9)을 노출시킨다. 이 경우에, 상기 각 스토리지 노드 플러그들(9)의 주변에 보이드(25)가 형성될 수 있다. 이러한 보이드(25)는 후속 공정에서 형성되는 스토리지 노드가 들뜨는 현상을 방지할 수 있다.In addition, since the exposed buffer layer 11 may be etched while forming the storage node holes 23a, the storage node holes 23a expose the respective storage node contact plugs 9. In this case, a void 25 may be formed around each of the storage node plugs 9. Such voids 25 may prevent the storage node formed in a subsequent process from lifting.

도 4e를 참조하면, 상기 스토리지 노드 홀들(23a)을 갖는 반도체기판의 전면 상에 콘포말한 도전막(27)을 형성한다. 상기 도전막(27)은 도우핑된 폴리실리콘막 또는 도우핑된 비정질 실리콘막으로 형성할 수 있다. 이 경우에, 상기 보이드(도 4d의 25)는 상기 도전막(27)으로 채워진다. 이어서, 상기 도전막(27) 상에 희생막(29)을 형성한다. 상기 희생막(29)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 상기 희생막(29)은 상기 스토리지 노드 홀들(23a)이 채워지도록 형성하는 것이 바람직하다. 도면에 도시하지는 않았지만, 상기 희생막(29)을 형성하기 전에 본 발명의 제1 실시예에서 설명한 바와 같이 상기 도전막(27) 상에 반구형 실리콘막(HSG silicon layer)을 형성할 수도 있다.Referring to FIG. 4E, a conformal conductive film 27 is formed on the entire surface of the semiconductor substrate having the storage node holes 23a. The conductive layer 27 may be formed of a doped polysilicon layer or a doped amorphous silicon layer. In this case, the void 25 of FIG. 4D is filled with the conductive film 27. Subsequently, a sacrificial layer 29 is formed on the conductive layer 27. The sacrificial layer 29 may be formed of a silicon oxide layer. In addition, the sacrificial layer 29 may be formed to fill the storage node holes 23a. Although not shown in the drawings, a hemispherical silicon layer (HSG silicon layer) may be formed on the conductive layer 27 as described in the first embodiment of the present invention before the sacrificial layer 29 is formed.

도 4f를 참조하면, 상기 상부 주형막(19)의 상부면이 노출될 때까지 상기 희생막(29) 및 상기 도전막(27)을 평탄화시킨다. 상기 평탄화 공정은 화학기계적 연마(CMP) 기술을 사용하여 실시하는 것이 바람직하다. 그 결과, 상기 스토리지 노드 홀들(23a) 내에 실린더형의 스토리지 노드들(27s)이 형성되고, 상기 스토리지 노드들(27s) 내에 패터닝된 희생막(29)이 잔존할 수 있다. 상기 스토리지 노드들(27s)의 각각은 기저부(27t) 및 두개의 계단을 갖는 실린더형의 측벽(27w)을 포함한다.Referring to FIG. 4F, the sacrificial layer 29 and the conductive layer 27 are planarized until the upper surface of the upper mold layer 19 is exposed. The planarization process is preferably carried out using chemical mechanical polishing (CMP) technology. As a result, cylindrical storage nodes 27s may be formed in the storage node holes 23a, and the sacrificial layer 29 patterned in the storage nodes 27s may remain. Each of the storage nodes 27s includes a cylindrical sidewall 27w having a base 27t and two steps.

상기 기저부(27t)는 상기 식각저지막(13) 및 완충막(11)을 관통하는 홀을 통하여 상기 스토리지 노드 콘택 플러그(9)와 전기적으로 접속된다. 상기 두개의 계 단을 갖는 측벽(27w)은 차례로 적층된 하부 측벽(27a), 중간 측벽(27b) 및 상부 측벽(27c)을 갖는다. 이에 더하여, 상기 두개의 계단을 갖는 측벽(27w)은 하부 연결부(27m) 및 상부 연결부(27n)를 포함한다. 상기 연결부들(27m, 27n)은 여러가지의 형태를 가질 수 있다. 예를 들면, 상기 연결부들(27m, 27n)은 평면적으로 보여질 때 환형의 링 형태를 갖는다. 상기 하부 연결부(27m)는 상기 하부 측벽(27a)을 상기 중간 측벽(27b)에 접속시키고, 상기 상부 연결부(27n)는 상기 중간 측벽(27b)을 상기 상부 측벽(27c)에 접속시킨다. 여기서, 상기 하부 측벽(27a)의 제1 상부직경(A2)은 그 것의 제1 하부직경(A1)보다 크고, 상기 중간 측벽(27b)의 제2 상부직경(B2)은 그 것의 제2 하부직경(B1)보다 크다. 이와 마찬가지로, 상기 상부 측벽(27c)의 제3 상부직경(C2)은 그 것의 제3 하부직경(C1)보다 크다. 이에 따라, 상기 하부 연결부(27m)의 외측 가장자리는 상기 하부측벽(27a)의 상부와 접촉하고, 상기 하부 연결부(27m)의 내측 가장자리는 상기 중간측벽(27b)의 하부와 접촉한다. 또한, 상기 상부 연결부(27n)의 외측 가장자리는 상기 중간측벽(27b)의 상부와 접촉하고, 상기 상부 연결부(27n)의 내측 가장자리는 상기 상부측벽(27c)의 하부와 접촉한다. 결과적으로, 상기 하부측벽(27a) 및 중간측벽(27b) 사이에 제1 계단이 형성되고, 상기 중간측벽(27b) 및 상부측벽(27c) 사이에 제2 계단이 형성된다.The base portion 27t is electrically connected to the storage node contact plug 9 through a hole penetrating through the etch stop layer 13 and the buffer layer 11. The two sidewalls 27w have a lower sidewall 27a, an intermediate sidewall 27b, and an upper sidewall 27c, which are sequentially stacked. In addition, the two stepped side walls 27w include a lower connection portion 27m and an upper connection portion 27n. The connection parts 27m and 27n may have various shapes. For example, the connecting portions 27m and 27n have an annular ring shape when viewed in plan. The lower connecting portion 27m connects the lower sidewall 27a to the middle sidewall 27b, and the upper connecting portion 27n connects the middle sidewall 27b to the upper sidewall 27c. Here, the first upper diameter A2 of the lower sidewall 27a is larger than its first lower diameter A1, and the second upper diameter B2 of the middle sidewall 27b is its second lower diameter. Greater than (B1). Similarly, the third upper diameter C2 of the upper sidewall 27c is larger than its third lower diameter C1. Accordingly, the outer edge of the lower connecting portion 27m is in contact with the upper portion of the lower side wall 27a, and the inner edge of the lower connecting portion 27m is in contact with the lower portion of the middle side wall 27b. In addition, the outer edge of the upper connecting portion 27n is in contact with the upper portion of the intermediate side wall 27b, and the inner edge of the upper connecting portion 27n is in contact with the lower portion of the upper side wall 27c. As a result, a first step is formed between the lower side wall 27a and the middle side wall 27b, and a second step is formed between the middle side wall 27b and the upper side wall 27c.

계속해서, 상기 주형막들(15, 17, 19)을 산화막 식각용액과 같은 습식 식각용액을 사용하여 제거하여 상기 식각저지막(13)을 노출시킨다. 이 경우에, 상기 주형막들(15, 17, 19)을 제거하는 동안 상기 스토리지 노드들(27s) 내의 상기 패터닝된 희생막(29) 역시 제거될 수 있다. 이에 따라, 상기 스토리지 노드들(27s)의 내 벽들 및 외벽들이 노출된다. 이때, 상기 완충막(11) 및 층간절연막(3)은 식각되지 않을 수 있다. 이는 상기 완충막(11) 또는 상기 층간절연막(3) 상에 상기 식각저지막(13)이 존재하기 때문이다.Subsequently, the template films 15, 17, and 19 are removed using a wet etching solution such as an oxide film etching solution to expose the etch stop layer 13. In this case, the patterned sacrificial layer 29 in the storage nodes 27s may also be removed while the template layers 15, 17, and 19 are removed. Accordingly, inner walls and outer walls of the storage nodes 27s are exposed. In this case, the buffer layer 11 and the interlayer insulating layer 3 may not be etched. This is because the etch stop layer 13 is present on the buffer layer 11 or the interlayer insulating layer 3.

다음에, 상기 스토리지 노드들(27s) 상에 유전체막(31) 및 플레이트 전극(33)을 차례로 형성한다.Next, a dielectric film 31 and a plate electrode 33 are sequentially formed on the storage nodes 27s.

상술한 바와 같이 본 발명에 따르면, 계단형 측벽들에 기인하여 실린더형의 스토리지 노드들의 표면적이 극대화된다. 이에 따라, 고성능 실린더 커패시터들의 구현이 가능하다.
As described above, according to the present invention, the surface area of the cylindrical storage nodes is maximized due to the stepped sidewalls. Accordingly, the implementation of high performance cylinder capacitors is possible.

Claims (15)

반도체기판; 및Semiconductor substrates; And 상기 반도체기판 상에 형성된 실린더형 스토리지 노드를 포함하되,Including a cylindrical storage node formed on the semiconductor substrate, 상기 스토리지 노드는 기저부 및 상기 기저부로부터 상부로 연장된 두개의 계단을 갖는 실린더형 측벽을 구비하고,The storage node has a cylindrical sidewall having a base and two steps extending upward from the base, 상기 두개의 계단을 갖는 실린더형 측벽은 차례로 적층된 하부 측벽, 중간 측벽 및 상부 측벽과 아울러서 상기 하부측벽을 상기 중간측벽에 접속시키는 하부 연결부 및 상기 중간측벽을 상기 상부측벽에 접속시키는 상부 연결부로 구성되고,The cylindrical side wall having the two steps includes a lower side wall, an intermediate side wall and an upper side wall which are sequentially stacked, and a lower connection part connecting the lower side wall to the middle side wall and an upper connection part connecting the middle side wall to the upper side wall. Become, 상기 하부측벽, 상기 중간측벽 및 상기 상부측벽의 각각의 상부직경은 그 것의 하부직경보다 크고,Each upper diameter of the lower side wall, the intermediate side wall and the upper side wall is larger than its lower diameter, 상기 하부측벽의 상부직경은 상기 중간측벽의 하부직경보다 크고, 상기 중간측벽의 상부직경은 상기 상부측벽의 하부직경보다 크고,The upper diameter of the lower side wall is larger than the lower diameter of the middle side wall, the upper diameter of the middle side wall is larger than the lower diameter of the upper side wall, 상기 하부측벽의 높이는 상기 중간측벽의 높이보다 작고, 상기 중간층벽의 높이는 상기 상부측벽의 높이보다 작은 것을 특징으로 하는 실린더형 커패시터.And the height of the lower side wall is smaller than the height of the intermediate side wall, and the height of the intermediate layer wall is smaller than the height of the upper side wall. 제 1 항에 있어서,The method of claim 1, 상기 스토리지 노드 및 상기 반도체기판 사이에 개재된 층간절연막; 및An interlayer insulating layer interposed between the storage node and the semiconductor substrate; And 상기 층간절연막 내에 형성된 스토리지 노드 콘택 플러그를 더 포함하되, 상기 스토리지 노드 콘택 플러그는 상기 스토리지 노드를 상기 반도체기판에 전기적 으로 연결시키는 것을 특징으로 하는 실린더형 커패시터.And a storage node contact plug formed in the interlayer insulating layer, wherein the storage node contact plug electrically connects the storage node to the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 스토리지 노드 상에 형성된 유전체막; 및A dielectric film formed on the storage node; And 상기 유전체막 상에 적층된 플레이트 전극을 더 포함하는 것을 특징으로 하는 실린더형 커패시터.And a plate electrode stacked on the dielectric film. 반도체기판 상에 하부 주형막, 중간 주형막 및 상부 주형막을 차례로 형성하되, 상기 하부 주형막은 소정의 식각용액에 대하여 상기 중간 주형막보다 빠른 식각률을 갖는 물질막으로 형성하고, 상기 중간 주형막은 상기 소정의 식각용액에 대하여 상기 상부 주형막보다 빠른 식각률을 갖는 물질막으로 형성하고,A lower template film, an intermediate template film, and an upper template film are sequentially formed on the semiconductor substrate, and the lower template film is formed of a material film having an etching rate faster than that of the intermediate template film with respect to a predetermined etching solution, and the intermediate template film is the predetermined template. It is formed of a material film having an etching rate faster than the upper template film for the etching solution of, 상기 상부 주형막, 상기 중간 주형막 및 상기 하부 주형막을 연속적으로 패터닝하여 상기 반도체기판의 일 부분을 노출시키는 예비 스토리지 노드 홀을 형성하고,Successively patterning the upper mold layer, the intermediate mold layer, and the lower mold layer to form a preliminary storage node hole exposing a portion of the semiconductor substrate; 상기 소정의 식각용액을 사용하여 상기 주형막들을 등방성 식각하여 두개의 계단을 갖는 측벽을 갖는 스토리지 노드 홀을 형성하고,Isotropically etching the mold layers using the predetermined etching solution to form a storage node hole having sidewalls having two steps, 상기 스토리지 노드 홀 내에 두개의 계단을 갖는 측벽을 갖는 실린더형 스토리지 노드를 형성하는 것을 포함하되, Forming a cylindrical storage node having sidewalls having two steps within the storage node hole, 상기 스토리지 노드 홀의 하부면의 면적을 증가시킬 수 있도록, 상기 상부 주형막은 상기 중간 주형막보다 두껍게 형성하고, 상기 하부 주형막은 상기 중간 주형막보다 얇게 형성하는 것을 특징으로 하는 실린더형 커패시터 제조방법.And the upper mold film is formed thicker than the middle mold film, and the lower mold film is formed thinner than the middle mold film so as to increase the area of the lower surface of the storage node hole. 제 4 항에 있어서,The method of claim 4, wherein 상기 하부 주형막을 형성하기 전에 상기 반도체기판 상에 층간절연막을 형성하고,An interlayer insulating film is formed on the semiconductor substrate before the lower mold film is formed; 상기 층간절연막을 패터닝하여 상기 반도체기판의 일 부분을 노출시키는 스토리지 노드 콘택홀을 형성하고,Patterning the interlayer insulating layer to form a storage node contact hole exposing a portion of the semiconductor substrate; 상기 스토리지 노드 콘택홀 내에 스토리지 노드 콘택 플러그를 형성하고,Forming a storage node contact plug in the storage node contact hole, 상기 스토리지 노드 콘택 플러그 및 상기 층간절연막 상에 식각저지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법.And forming an etch stop layer on the storage node contact plug and the interlayer insulating layer. 제 5 항에 있어서,The method of claim 5, 상기 식각저지막의 일 부분은 상기 예비 스토리지 노드 홀을 형성하는 동안 제거되어 상기 스토리지 노드 콘택 플러그를 노출시키는 것을 특징으로 하는 실린더형 커패시터 제조방법.Wherein a portion of the etch stop layer is removed during formation of the preliminary storage node hole to expose the storage node contact plug. 제 4 항에 있어서,The method of claim 4, wherein 상기 상부 주형막 상에 반사방지막을 형성하는 것을 더 포함하되, 상기 반사방지막은 상기 예비 스토리지 노드 홀을 형성하는 동안 패터닝될 뿐만 아니라 제거되는 것을 특징으로 하는 실린더형 커패시터 제조방법.And forming an anti-reflection film on the upper mold film, wherein the anti-reflection film is not only patterned but also removed during the formation of the preliminary storage node hole. 제 4 항에 있어서,The method of claim 4, wherein 상기 상부 주형막, 상기 중간 주형막 및 상기 하부 주형막을 건식식각 공정 을 사용하여 패터닝함으로써 상기 예비 스토리지 노드 홀의 상부직경이 그것의 하부직경보다 크도록 형성되어 상기 예비 스토리지 노드 홀이 양의 경사진 측벽을 갖는 것을 특징으로 하는 실린더형 커패시터 제조방법.By patterning the upper mold film, the intermediate mold film and the lower mold film using a dry etching process, the upper diameter of the preliminary storage node hole is formed to be larger than its lower diameter such that the preliminary storage node hole is a positive inclined sidewall. Cylindrical capacitor manufacturing method characterized in that it has a. 제 4 항에 있어서,The method of claim 4, wherein 상기 스토리지 노드를 형성하는 것은Forming the storage node 상기 스토리지 노드 홀을 갖는 반도체기판의 전면에 콘포말한 도전막을 형성하고,Forming a conformal conductive film on the entire surface of the semiconductor substrate having the storage node holes, 상기 도전막 상에 희생막을 형성하고,Forming a sacrificial film on the conductive film, 상기 상부 주형막의 상부면이 노출될 때까지 상기 희생막 및 상기 도전막을 평탄화시키고,Planarize the sacrificial layer and the conductive layer until the upper surface of the upper mold layer is exposed; 상기 스토리지 노드 홀 내에 잔존하는 상기 평탄화된 희생막을 제거하는 것을 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법.And removing the planarized sacrificial film remaining in the storage node hole. 제 4 항에 있어서,The method of claim 4, wherein 상기 스토리지 노드를 형성한 후에,After forming the storage node, 상기 상부 주형막, 상기 중간 주형막 및 상기 하부 주형막을 제거하는 것을 더 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법.And removing the upper template film, the intermediate template film, and the lower template film. 제 10 항에 있어서,The method of claim 10, 상기 스토리지 노드 상에 유전체막 및 플레이트 전극을 차례로 형성하는 것을 더 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법.And sequentially forming a dielectric film and a plate electrode on the storage node. 삭제delete 제 4 항에 있어서,The method of claim 4, wherein 상기 하부 주형막은 제1 BPSG막으로 형성하고, 상기 중간 주형막은 상기 제1The lower template film is formed of a first BPSG film, and the intermediate template film is formed of the first BPSG film. BPSG막보다 느린 식각률을 갖는 제2 BPSG막으로 형성하는 것을 특징으로 하는 실린더형 커패시터 제조방법.A cylindrical capacitor manufacturing method, characterized in that the second BPSG film having a slower etching rate than the BPSG film. 제 13 항에 있어서,The method of claim 13, 상기 제1 BPSG막은 4w%의 붕소농도 및 3.5w%의 인 농도를 갖고, 상기 제2 BPSG막은 2.5w%의 붕소농도 및 2.4w%의 인 농도를 갖는 것을 특징으로 하는 실린더형 커패시터 제조방법.The first BPSG film has a boron concentration of 4w% and phosphorus concentration of 3.5w%, and the second BPSG film has a boron concentration of 2.5w% and phosphorus concentration of 2.4w%. 제 4 항에 있어서,The method of claim 4, wherein 상기 상부 주형막은 플라즈마 TEOS막, 언도우프트 산화막 또는 고밀도 플라 즈마 산화막으로 형성하는 것을 특징으로 하는 실린더형 커패시터 제조방법.And the upper mold film is formed of a plasma TEOS film, an undoped oxide film, or a high density plasma oxide film.
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