JPH1093042A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH1093042A
JPH1093042A JP24368796A JP24368796A JPH1093042A JP H1093042 A JPH1093042 A JP H1093042A JP 24368796 A JP24368796 A JP 24368796A JP 24368796 A JP24368796 A JP 24368796A JP H1093042 A JPH1093042 A JP H1093042A
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JP
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Patent type
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film
etching
formed
films
capacitor
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Application number
JP24368796A
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Japanese (ja)
Inventor
Junichi Mitani
純一 三谷
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PROBLEM TO BE SOLVED: To increase the capacitance of a capacitor, while meeting requirements for alignment margin and electrical isolation of adjacent conductive films by making the interior diameter of a through-hole larger than the opening and contact part. SOLUTION: On an Si substrate 1 are formed a field oxide film 2, gate oxide film 3, a gate 4, an insulating film 5, a silicon nitride film 6, B-contg. phosphosilicate glass-made interlayer insulating film 7, a silicon dioxide film 8, a storage electrode 9 and a counter electrode 11 of a capacitor and a dielectric film 10. To form through-holes, the layer insulation films 7, 8 are formed from two or more layers which are different in etching rate. After the through- holes are formed by an anisotropic etching, they are formed by an isotropic etching, utilizing the etching rate differences. The through-hole shape can be determined as desired according to the insulation film structure. Thus it is possible to increase the capacitance of the capacitor, while meeting requirements for alignment margin and electrical isolation of the adjacent conductive films.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置及びその製造方法に係り, 特に高集積DRAM及びその製造方法に関する。 The present invention relates to relates to a semiconductor device and a manufacturing method thereof, and more particularly to a highly integrated DRAM and a manufacturing method thereof.

【0002】本発明を利用して,フォトリソグラフィ工程における位置合わせ余裕及び電気的分離を確保しながら, キャパシタの容量を大きくし,微細なメモリセルを実現するようにする。 [0002] Using the present invention, while securing the alignment margin and electrical separation in a photolithography process, to increase the capacitance of the capacitor, so as to achieve a fine memory cell.

【0003】 [0003]

【従来の技術】図4(a),(b) は従来例の説明図である。 BACKGROUND ART FIG. 4 (a), (b) is an explanatory view of a conventional example.
図において, 1は半導体基板基板, 2はフィールド酸化膜, 3はゲート酸化膜, 4はゲート, 5は絶縁膜, 6は窒化シリコン(Si 3 N 4 ) 膜, 9はキャパシタの蓄積電極, In FIG, 1 is a semiconductor substrate substrate, 2 a field oxide film, a gate oxide film 3, 4 is a gate, the insulating film 5, 6 is a silicon (Si 3 N 4) nitride film, the capacitor storage electrode 9,
10は誘電体膜, 11はキャパシタの対向電極,12は層間絶縁膜である。 10 a dielectric film, 11 is the counter electrode of the capacitor, 12 is an interlayer insulating film.

【0004】従来例では,キャパシタコンタクトのためのスルーホールの側面は垂直またはテーパ形状となっている。 [0004] In the conventional example, side surfaces of the through holes for the capacitor contact is perpendicular or tapered. このようなキャパシタにおいては, 容量を大きくするためにホール径を大きくする場合, 開口部ではビット線コンタクトとの位置合わせ余裕をとり,また電気的分離のための制約を受ける。 In such a capacitor, the case of increasing the hole diameter to increase the capacity, taking the position alignment margin between the bit line contact in the opening, also restricted for electrical isolation.

【0005】また, コンタクト部においてもホール径や位置ずれが大きい場合は,図4(a)に示されるように, Further, if the hole diameter and positioning even in the contact portion is large, as shown in FIG. 4 (a),
コンタクトの形成がゲートに対して自己整合であっても,フィールド酸化膜が掘られてしまい,キャパシタに突出部を形成して電界集中により誘電体膜の絶縁破壊が起こりやすくなる等の問題が起こり,ホール径を大きくすることには制約を受ける。 Forming contact even self-aligned to the gate, it will be a field oxide film is dug, the by electric field concentration to form a protrusion in a capacitor such as tends to occur the dielectric breakdown of the dielectric film problems occur , subject to constraints to increasing the hole diameter.

【0006】図4(b) のように,コンタクトの形成を位置合わせによって行う場合は,容量の蓄積電極がゲート電極と短絡しやすくなるので,ホール径はさらに小さくしなければならない。 [0006] As in FIG. 4 (b), when carried out by the alignment formation of the contact, since the storage electrode of the capacitor tends to short-circuit the gate electrode, must hole diameter is even smaller.

【0007】従って,このような形状のキャパシタの場合は容量を増加するためにホール径を一様に大きくすることには制約があり,このような開口部の制約を無くするための有効な手段として,ビット線コンタクトを先に形成して,その後にキャパシタを形成する方法があるが,工程数が増えてしまうという問題がある。 Accordingly, this is such a case the shape of the capacitor is limited to be uniformly increased hole diameter to increase the capacity, effective means for eliminating the limitations of such opening as, to form a bit line contact first, but then there is a method of forming a capacitor, there is a problem that the number of steps resulting in increased.

【0008】 [0008]

【発明が解決しようとする課題】本発明は,キャパシタコンタクトの開口部及びビット線コンタクト部の位置合わせ余裕と隣接する導電膜との電気的分離の要求を満たしつつ,キャパシタの容量を増加することを目的とする。 [SUMMARY OF THE INVENTION The present invention, while meeting the requirements of electrical isolation between the conductive film adjacent to the alignment margin of the opening and the bit line contact portion of the capacitor contact, increasing the capacitance of the capacitor With the goal.

【0009】 [0009]

【課題を解決するための手段】上記課題の解決は, 1)半導体基板上に形成されたゲートとその両側に形成された一対の不純物拡散領域とを含むMOS FET と,該MO Solving the problems SUMMARY OF THE INVENTION may, 1) a MOS FET including formed on a semiconductor substrate a gate and a pair of impurity diffusion regions formed on both sides thereof, the MO
S FET を覆う絶縁膜と,該絶縁膜に形成され且つ該不純物拡散領域の少なくとも一方に接続するスルーホールと,該スルーホール内の少なくとも一部に形成されたキャパシタとを有し,該スルーホールは,表面部よりも内部の方が幅広く形成されている半導体装置,あるいは 2)半導体基板上に形成されたゲートとその両側に形成された一対の不純物拡散領域とを含むMOS FET と,該MO S has an insulating film covering the FET, and a through hole that connects to at least one of and said impurity diffusion region is formed in the insulating film, and a capacitor formed on at least a portion within the through hole, the through-hole the semiconductor device toward the inside than the surface portion is widely formed, or 2) formed on the semiconductor substrate a gate and a MOS FET including a pair of impurity diffusion regions formed on both sides thereof, the MO
S FET を覆う絶縁膜と,該絶縁膜に形成され且つ該不純物拡散領域の少なくとも一方に接続するスルーホールと,該スルーホール内の少なくとも一部に形成されたキャパシタとを有し,該スルーホールは,表面部及び底部よりも中間部の方が幅広く形成されている半導体装置,,あるいは 3)半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FETを形成する工程と,該MOS FET S has an insulating film covering the FET, and a through hole that connects to at least one of and said impurity diffusion region is formed in the insulating film, and a capacitor formed on at least a portion within the through hole, the through-hole includes the steps of forming a MOS FET including the surface portion and the bottom semiconductor device ,, or 3 towards the intermediate portion is formed wider than) a pair of impurity diffusion regions gate and on both sides on a semiconductor substrate, the MOS FET
を覆う複数層の絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部よりも内部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含む半導体装置の製造方法,あるいは 4)半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FETを形成する工程と,該MOS FET Forming an insulating film of a plurality of layers covering the the steps of towards the internal than and the surface portion is connected to at least one of said impurity diffusion region on the insulating film to form a wide through hole width, the through-hole forming a MOS FET including at least a method of manufacturing a part in the semiconductor device including the step of forming a capacitor or 4) a pair of impurity diffusion regions gate and on both sides on the semiconductor substrate, the inner, the MOS FET
を覆う複数層の絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部及び底部よりも中間部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含む半導体装置の製造方法, Forming an insulating film of a plurality of layers covering the the steps of towards the middle part of the connection to and the surface and bottom in at least one of said impurity diffusion region on the insulating film to form a wide through hole width, method of manufacturing a semiconductor device including the step of forming a capacitor on at least a portion within the through hole,
あるいは 5)半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FETを形成する工程と,該MOS FET Or 5) a step of forming a MOS FET including the semiconductor substrate a gate and a pair of impurity diffusion regions on both sides of the MOS FET
を覆う絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部よりも内部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含む半導体装置の製造方法,あるいは 6)半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FETを形成する工程と,該MOS FET Forming an insulating film covering the the steps of towards the internal than and the surface portion is connected to at least one of said impurity diffusion region on the insulating film to form a wide through hole width, at least in the through-hole method of manufacturing a semiconductor device including a step of partially forming a capacitor or 6) forming a MOS FET including a pair of impurity diffusion regions to the gate and on both sides thereof on a semiconductor substrate, said MOS FET,
を覆う絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部及び底部よりも中間部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含む半導体装置の製造方法,あるいは 7)前記3または4において,複数層の絶縁膜はそれぞれ含有不純物により制御されてエッチレートが異なる半導体装置の製造方法,あるいは 8)前記3または4において,幅の広い部分は等方性エッチングによって形成される半導体装置の製造方法,あるいは 9)前記5または6において,スルーホールの形成は, Forming an insulating film covering the the steps of towards the middle part of the connection to and the surface and bottom in at least one of said impurity diffusion region on the insulating film to form a wide through hole width, the through-hole the method of manufacturing a semiconductor device including a step of forming a capacitor on at least a portion of the inner or 7) in the 3 or 4, the production of the insulating film etch rate is controlled by the respective impurity-containing multiple layers of different semiconductor devices method or 8) in the 3 or 4, a method of manufacturing a semiconductor device which is formed by the wide portion is isotropic etching width or 9) at the 5 or 6,,, formation of through holes,
異方性エッチングと等方性エッチングを繰り返して行われ,繰り返しの順番は異方性エッチングか先である半導体装置の製造方法により達成される。 Performed by repeating the anisotropic etching and isotropic etching, the order of the repetition is accomplished by the method of manufacturing a semiconductor device which is anisotropic etching or above.

【0010】図1(a),(b) は本発明の原理説明図である。 [0010] Figure 1 (a), (b) is an explanatory view of the principle of the present invention. 図において, 1は半導体基板でシリコン(Si)基板, In FIG, 1 is a silicon semiconductor substrate (Si) substrate,
2はフィールド酸化膜, 3はゲート酸化膜, 4はゲート, 5は絶縁膜, 6は窒化シリコン(Si 3 N 4 ) 膜, 7は層間絶縁膜でボロン含有りん珪酸ガラス(BPSG)膜, 8は層間絶縁膜で二酸化シリコン(SiO 2 )膜, 9はキャパシタの蓄積電極, 10は誘電体膜, 11はキャパシタの対向電極である。 2 a field oxide film, a gate oxide film 3, 4 is a gate, the insulating film 5, the silicon nitride 6 (Si 3 N 4) film, the boron-containing phosphorus silicate glass with an interlayer insulating film 7 (BPSG) film, 8 silicon dioxide in the interlayer insulating film (SiO 2) film, is 9 storage electrode of the capacitor, 10 a dielectric film, 11 is a counter electrode of the capacitor.

【0011】本発明では,キャパシタコンタクトのためのスルーホールの形状を図1(a) のように,開口部(表面部)及びコンタクト部(底部)よりも,内部のホール径を大きくしている。 In the present invention, the shape of the through hole for the capacitor contact as shown in FIG. 1 (a), the opening (surface portion) and the contact portion (bottom portion) than, and increasing the internal hole diameter .

【0012】この内部のホール径は位置合わせ余裕を考慮することなく,隣接する導電膜との電気的分離を行うことができるぎりぎりの大きさまで広げることができる。 [0012] Hole diameter of the interior without considering the alignment margin can be widened until the last minute of a size that can be electrically isolated between the adjacent conductive films. このスルーホールの製造方法は,層間絶縁膜をエッチレートの異なる2層以上の膜で形成し,異方性エッチングによるスルーホール形成後に,等方性エッチングによりエッチレートの差を利用して形成する。 Manufacturing method of the through hole, an interlayer insulating film of two or more layers of films having different etch rates, after the through-hole formed by anisotropic etching to form by utilizing a difference in etching rate by isotropic etching .

【0013】絶縁膜の構造によって,スルーホールの形状は任意に決めることができ,図1(b) のようにすることもできる。 [0013] the structure of the insulating film, the shape of the through hole can be arbitrarily determined, it is also possible to make the FIG. 1 (b). このように,本発明は開口部及びコンタクト部の位置合わせ余裕と隣接する導電膜との電気的分離の要求を満たしつつ,キャパシタの容量を増加できる。 Thus, the present invention while meeting the requirements of electrical isolation between the conductive film adjacent to the alignment margin of the opening and the contact portion can increase the capacitance of the capacitor.

【0014】 [0014]

【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION

実施の形態(1) :図2は本発明の実施の形態(1) の説明図である。 Embodiment (1): FIG. 2 is an explanatory view of Embodiment (1) of the present invention.

【0015】図2(a) において,p型シリコン(p-Si)基板 1に選択酸化法により厚さ 200nmのフィールド酸化膜 [0015] In FIG. 2 (a), p-type silicon (p-Si) field oxide film having a thickness of 200nm by selective oxidation of the substrate 1
2を形成し, フィールド酸化膜に囲まれた活性領域に熱酸化により厚さ約 7nmのゲート酸化膜 3を形成する。 2 is formed, to form a gate oxide film 3 having a thickness of approximately 7nm by thermal oxidation in an active region surrounded by the field oxide film.

【0016】次いで, 気相成長(CVD) 法により, 厚さ 1 [0016] Then, by chemical vapor deposition (CVD) method, a thickness of 1
50nmのりんを含んだポリシリコン膜4を成長し,その上に厚さ 100nmのSiO 2膜5Aを成長した後, リソグラフィ工程と異方性エッチングを用いてパターニングして, MOS After growing the polysilicon film 4 containing phosphorus 50 nm, were grown SiO 2 film 5A thick 100nm thereon, and patterned by a lithography process and anisotropic etching, MOS
FET のゲートを形成する。 To form the gate of the FET.

【0017】次いで, ゲート及びフィールド酸化膜をマスクにして, りんイオン(P + ) をエネルギー 20 KeV,ドーズ量 1E14 cm -2で注入し,MOS FET のソース, ドレイン1Aを形成する。 [0017] Then, using the gate and the field oxide film as a mask, phosphorus ions (P +) the energy 20 KeV, and implanted at a dose 1E14 cm -2, to form the source of the MOS FET, the drain 1A.

【0018】図2(b) において,厚さ 100nmのSiO 2膜を成長し, 次いで異方性エッチングしてサイドウオールスペーサ 5を形成する。 [0018] In FIG. 2 (b), to grow an SiO 2 film having a thickness of 100 nm, and then is anisotropically etched to form side wall spacers 5. 図2(c) において,CVD 法により, 厚さ 100nmのSi 3 N 4膜 6と厚さ 2μmのBPSG膜 7を成長する。 In FIG. 2 (c), by the CVD method, growing the Si 3 N 4 film 6 and BPSG film 7 having a thickness of 2μm thickness 100 nm.

【0019】次いで, 850℃の窒素雰囲気中で15分程度の熱処理を行ってBPSG膜 7をリフローして基板表面を平坦化する。 [0019] Then, to flatten the substrate surface by reflowing the BPSG film 7 subjected to a heat treatment of about 15 minutes in a nitrogen atmosphere at 850 ° C.. ここで, Si 3 N 4膜 6の下側にSiO 2膜を敷いてもかまわない。 Here, it may be lined with SiO 2 film on the lower side of the Si 3 N 4 film 6.

【0020】次いで, CVD 法により,厚さ 200nmのSiO 2 [0020] Subsequently, by a CVD method, a thickness of 200nm SiO 2
膜 8を成長する。 The growth of the film 8. このSiO 2膜 8はスルーホール形成時のハードマスクを兼ねてもよい。 The SiO 2 film 8 may serve as a hard mask for forming a through-hole. また,ハードマスクとしてポリシリコン膜等の導電膜を用いてもよいが,この場合は, キャパシタとビット線が短絡しないように考慮する必要がある。 It may also be used a conductive film of a polysilicon film or the like as a hard mask, but in this case, the capacitor and the bit line is necessary to consider not to short circuit.

【0021】次いで,フォトリソグラフィ工程により, [0021] Then, by a photolithography process,
スルーホール形成用のレジストパターンを形成する。 Forming a resist pattern for forming a through-hole. 次いで, SiO 2膜 8及びBPSG膜 7を, Si 3 N 4膜 6と選択比のあるエッチングガス(例えば, C 4 F 8 +Ar+ CO +O 2 )を用いてエッチングする。 Then, the SiO 2 film 8 and the BPSG film 7, Si 3 N 4 film 6 and a selection ratio etching gas (e.g., C 4 F 8 + Ar + CO + O 2) using etching. その後エッチングストッパとなっていたSi 3 N 4膜 6を異方性エッチングし, スルーホール13を形成する。 Then the the Si 3 N 4 film 6 which was a etching stopper anisotropically etched to form a through-hole 13.

【0022】次いで, 弗酸(HF)処理等の等方性エッチングにより, エッチレートの差を利用してBPSG膜 7を選択的にエッチングして後退させ, スルーホール内に径の大きな部分を形成する。 [0022] Then, by isotropic etching such as hydrofluoric acid (HF) treatment, by utilizing a difference in etching rate is retracted by selectively etching the BPSG film 7, forms a large portion of the diameter in the through-hole to. このときのホール径の大きさは隣接する導電膜との電気的分離が行われている範囲に大きくできる。 The size of the hole diameter at this time can be increased to a range that is performed electrical isolation between adjacent conductive films.

【0023】なお,ソース, ドレイン1Aを露出するスルーホールはゲート 4上まで延びているので,Si 3 N 4膜 6 [0023] Incidentally, the source, since the through hole for exposing the drain 1A extends to the gate 4, Si 3 N 4 film 6
のエッチングを制御性良くおこなわないと,スルーホール内に形成される蓄積電極とゲートとの短絡が起こるため注意を要する。 Without etching with good controllability of care must be taken for a short circuit between the storage electrode and a gate which is formed in the through holes takes place.

【0024】また,コンタクト径が大きい場合や,フォトリソグラフィ工程での位置ずれが大きい場合は,スルーホールがフィールド酸化膜上まで延びてしまうが,Si Further, and when the contact diameter is large, when the position shift in the photolithography process is large, but the through-hole will extend to on the field oxide film, Si
3 N 4膜 6のエッチングの際に図4(a) のようなフィールド酸化膜に食い込んだキャパシタの突出部を形成して, 3 N 4 during etching of the film 6 to form a field protrusion ending past the capacitor oxide film as in FIG. 4 (a),
電界集中によりキャパシタの誘電体膜の絶縁破壊が起こりやすくなるので,回避する必要がある。 Since the electric field concentration breakdown of the capacitor dielectric film easily occurs, it is necessary to avoid. このことから,コンタクト部の大きさに制約があることが分かり, Therefore, we understand that there are restrictions on the size of the contact portion,
一般的にはコンタクト径は位置合わせ余裕と電気的分離の両方で決まる。 Generally contact diameter is determined by both the alignment margin and electrical isolation.

【0025】図3(d) において,CVD 法により,りんを含んだ厚さ 100nmのポリシリコン膜を成長する。 [0025] In FIG. 3 (d), the CVD method to grow a polysilicon film having a thickness of 100nm containing phosphorus. 次いで機械的化学研磨法により, スルーホールの内部以外のポリシリコン膜を除去し,スルーホールごとにキャパシタの蓄積電極 9を形成する。 Followed by mechanical chemical polishing to remove the polysilicon film other than the through holes to form a storage electrode 9 of the capacitor for each through hole. 14はビット線の引き出し部である。 14 is a drawing portion of the bit line.

【0026】次いで, CVD 法により, 蓄積電極 9の表面に厚さ 5nmのSi 3 N 4膜10を成長し,その後, Si 3 N 4膜10 [0026] Next, by a CVD method, growing the Si 3 N 4 film 10 having a thickness of 5nm on the surface of the storage electrode 9, then, the Si 3 N 4 film 10
を酸化して誘電体膜を形成する。 It is oxidized to form a dielectric film. 次に, CVD 法により, Then, by the CVD method,
りんを含んだ厚さ 100nmのポリシリコン膜を成長して, Growing a polysilicon film having a thickness of 100nm containing phosphorus,
キャパシタの対向電極11を形成する。 Forming the counter electrode 11 of the capacitor.

【0027】次いで,フォトリソグラフィ工程により, [0027] Then, by a photolithography process,
ポリシリコン膜をエッチングしてビット線の引き出し部のSi 3 N 4膜の開口15を形成する。 The polysilicon film is etched to form a Si 3 N 4 film opening 15 of the lead portion of the bit line. 図3(e) において,CV In FIG. 3 (e), CV
D 法により, 基板上全面に厚さ 350nmのBPSG膜16を成長し,その後, BPSG膜16を前記の条件でリフローして基板表面を平坦化する。 By Method D, to grow a BPSG film 16 having a thickness of 350nm on the entire surface of the substrate, then, to planarize the substrate surface by reflowing the BPSG film 16 in the condition.

【0028】ここで, BPSG膜の代わりにSiO 2膜を成長して, 平坦化は機械的化学研磨で行っても良い。 [0028] Here, to grow the SiO 2 film in place of the BPSG film may be performed by flattening mechanical chemical polishing. 次いで, Then,
リソグラフィ工程により,BPSG膜16をエッチングしてビット線の引き出し部のBPSG膜の開口17を形成する。 By lithography, to form a BPSG film opening 17 of the lead portions of the bit lines of the BPSG film 16 is etched.

【0029】ここで,キャパシタの内部ではホール径の大きな部分が存在するが, スルーホールの開口部は従来と変わらないので, 位置合わせ余裕は従来どおりである。 [0029] Here, in the interior of the capacitor there is a large portion of the hole diameter, since unchanged opening of the through hole from the conventional alignment margin is conventional. 次いで, CVD 法により, Ti, TiN, Wを順に成長して, リソグラフィ工程によりパターニングを行いビット線18を形成する。 Then, by CVD, Ti, TiN, and growing the W in order to form the bit line 18 and patterned by lithography.

【0030】このように,開口部及びコンタクト部では,位置合わせ余裕と電気的分離の要請からホール径が規定されているが,ホールの内部径は電気的分離の要請のみで決まるようなスルーホールを形成することにより,従来どおりの位置合わせ余裕で, キャパシタの容量増加を容易に行うことができる。 [0030] Thus, in the opening and the contact portion, although the hole diameter from the request of the alignment margin and electrical isolation is defined, through-hole such that the internal diameter of the hole is determined by only the request of electrical isolation by forming the at alignment margin conventionally, the capacity increase of the capacitor can be easily performed.

【0031】実施の形態(2) :この例は,図2(c) におけるスルーホールの形成が,実施の形態(1) と異なる。 [0031] Embodiment (2): This example forms the through hole in FIG. 2 (c) is different from the embodiment (1).

【0032】図2(c) において,スルーホール形成用のレジストパターンを形成する。 [0032] In FIG. 2 (c), a resist pattern for forming a through-hole. その後,SiO 2膜 8及びBP Then, SiO 2 film 8 and BP
SG膜 7をSi 3 N 4膜 6との選択比のあるエッチングガスを用いてエッチングする。 The SG film 7 is etched using an etching gas with a selected ratio between the Si 3 N 4 film 6. このとき,エッチレートが BPSG>SiO 2 >Si 3 N 4の関係を持ち,且つ異方性であるが,多少の等方性成分を持つエッチングガス,例えば,C 4 F 8 +Ar+ CO +O 2 At this time, the etch rate has a relationship of BPSG> SiO 2> Si 3 N 4, and it is anisotropic, etching gas having a somewhat isotropic components, for example, C 4 F 8 + Ar + CO + O 2
を用いることにより,BPSG 膜を横方向に若干広げる。 The use of spread slightly BPSG film in the transverse direction. ここで,BPSG膜の横方向の広がりはBPSG膜の膜厚に依存する。 Here, the lateral extent of the BPSG film is dependent on the thickness of the BPSG film.

【0033】次いで, Si 3 N 4膜 6を等方性エッチングしてMOS FET のソース, ドレイン1Aを露出するスルーホール13を形成する。 [0033] Then, a through hole 13 for exposing the source of MOS FET, a drain 1A by isotropic etching the Si 3 N 4 film 6. このSi 3 N 4膜 6を等方性エッチングする場合において,このエッチレートが Si 3 N 4 > BPSG >SiO 2の関係があるエッチングガス, 例えば, SF 6 +HBr を用いると, SiO 2膜 8及びBPSG膜 7のエッチングにおけるBP In the case of isotropic etching the the Si 3 N 4 film 6, relationship etching gas in the etching rate Si 3 N 4> BPSG> SiO 2, for example, the use of SF 6 + HBr, and the SiO 2 film 8 BP in the etching of the BPSG film 7
SG膜 7の横方向の広がりが大きい場合には,スルーホールの形状は図1(a) のように,内部径が大きい形状となる。 If the lateral extent of the SG film 7 is large, the shape of the through holes as shown in FIG. 1 (a), the internal diameter is larger shape.

【0034】また,横方向の広がりが小さい場合は, 図1(b) のように,逆テーパの形状となる。 Further, if the lateral spread is small, as in FIG. 1 (b), a reverse tapered shape. また,この場合には内部径を大きくするエッチング工程ではSi 3 N 4 Further, Si 3 N 4 film in the etching step to increase the internal diameter in this case
6のエッチングを兼ねているので工程増にはならない。 Because it also serves as the 6 etching of not to increase process.

【0035】実施の形態(3):実施の形態(1) 及び(2) [0035] Embodiment (3): Embodiment (1) and (2)
ではキャパシタとビット線引き出し部を同時に開口しているが,キャパシタを形成した後に,ビット線引き出し部を開口してもよい。 In it are simultaneously opened a capacitor and a bit line lead portions, after forming the capacitor, it may be opened bit line lead-out portion.

【0036】また,キャパシタのコンタクトをゲートに対して自己整合で形成しているが通常の位置合わせによりコンタクトを形成してもよい。 Further, it is also possible to form a contact with it are formed in self-alignment with alignment normal position the contact of the capacitor to the gate. 実施の形態(4):実施の形態(1) 及び(2) ではキャパシタとビット線引き出し部を同時に開口しているが,ビット線引き出し部を開口した後に,キャパシタを形成してもよい。 Embodiment (4): The embodiment (1) and (2) in the capacitor and the bit line lead-out portion are simultaneously opened, after opening the bit line lead-out portion may be formed capacitor.

【0037】また,キャパシタのコンタクトをゲートに対して自己整合で形成しているが通常の位置合わせによりコンタクトを形成してもよい。 Further, it is also possible to form a contact with it are formed in self-alignment with alignment normal position the contact of the capacitor to the gate. なお,層間絶縁膜にスルーホールを形成するエッチングで,Si 3 N 4膜上のBPSG In etching for forming the through hole in the interlayer insulating film, BPSG on the Si 3 N 4 film
膜を途中まで異方性エッチングし,その後, 等方性エッチングを行い, 再び異方性エッチングを行って, スルーホール内に径の大きな部分を形成する。 Film is anisotropically etched halfway, Thereafter, isotropic etching, again by anisotropic etching to form a large portion of the diameter in the through holes. さらに異方性エッチングと等方性エッチングを繰り返して複数の径の大きな部分を形成しても良い。 Further Repeat anisotropic etching and isotropic etching may be formed a large part of the plurality of diameters. この際, 表面開口部の径を規定するため, 最初のエッチングは異方性エッチングで行う。 At this time, in order to define the size of the surface openings, the first etching performed by anisotropic etching.

【0038】 [0038]

【発明の効果】本発明によれば,キャパシタコンタクトの開口部及びビット線コンタクト部の位置合わせ余裕と隣接する導電膜との電気的分離の要求を満たしつつ,キャパシタの容量を増加することができる。 According to the present invention, while satisfying the requirements of electrical isolation between the conductive film adjacent to the alignment margin of the opening and the bit line contact portion of the capacitor contact, it is possible to increase the capacitance of the capacitor .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の原理説明図 A view for describing the principles of the present invention; FIG

【図2】 本発明の実施の形態(1) の説明図 Illustration of the embodiment (1) of the present invention; FIG

【図3】 本発明の実施の形態(2) の説明図 Illustration of Embodiment (2) of the embodiment of the present invention; FIG

【図4】 従来例の説明図 Figure 4 is an explanatory diagram of a prior art

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板でシリコン(Si)基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート 5 絶縁膜 6 窒化シリコン(Si 3 N 4 ) 膜 7 層間絶縁膜でボロン含有りん珪酸ガラス(BPSG)膜 8 層間絶縁膜で二酸化シリコン(SiO 2 )膜 9 キャパシタの蓄積電極 10 誘電体膜 11 キャパシタの対向電極 12 層間絶縁膜 13 スルーホール 14 ビット線コンタクト部のBPSG膜 15 ビット線コンタクト部のSi 3 N 4膜の開口 16 BPSG膜 17 ビット線コンタクト部のBPSG膜の開口 18 ビット線 Silicon in first semiconductor substrate (Si) substrate 2 field oxide film 3 gate oxide film 4 gate 5 insulating film 6 of silicon nitride (Si 3 N 4) film 7 boron-containing phosphorus silicate glass with an interlayer insulating film (BPSG) film 8 interlayer insulating film in silicon (SiO 2) dioxide film 9 capacitor storage electrode 10 dielectric layer 11 capacitor counter electrode 12 interlayer insulating film 13 through hole 14 bit-line contact portion of the BPSG film 15 bit-line contact portion of the Si 3 N 4 film opening of 16 opening 18 bit lines of the BPSG film 17 bit-line contact portion of the BPSG film

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板上に形成されたゲートとその両側に形成された一対の不純物拡散領域とを含むMOS FE 1. A MOS including formed on a semiconductor substrate a gate and a pair of impurity diffusion regions formed on both sides of FE
    T と,該MOS FET を覆う絶縁膜と,該絶縁膜に形成され且つ該不純物拡散領域の少なくとも一方に接続するスルーホールと,該スルーホール内の少なくとも一部に形成されたキャパシタとを有し,該スルーホールは,表面部よりも内部の方が幅広く形成されていることを特徴とする半導体装置。 Has a T, an insulating film covering the MOS FET, and the through-hole and is formed in the insulating film connected to at least one of said impurity diffusion region, and a capacitor formed on at least a portion within the through hole , the through holes, the semiconductor device characterized by towards the inside is formed wider than the surface portion.
  2. 【請求項2】 半導体基板上に形成されたゲートとその両側に形成された一対の不純物拡散領域とを含むMOS FE 2. A MOS including formed on a semiconductor substrate a gate and a pair of impurity diffusion regions formed on both sides of FE
    T と,該MOS FET を覆う絶縁膜と,該絶縁膜に形成され且つ該不純物拡散領域の少なくとも一方に接続するスルーホールと,該スルーホール内の少なくとも一部に形成されたキャパシタとを有し,該スルーホールは,表面部及び底部よりも中間部の方が幅広く形成されていることを特徴とする半導体装置。 Has a T, an insulating film covering the MOS FET, and the through-hole and is formed in the insulating film connected to at least one of said impurity diffusion region, and a capacitor formed on at least a portion within the through hole , the through holes, the semiconductor device characterized by towards the intermediate portion is formed wider than the surface and bottom.
  3. 【請求項3】 半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FET を形成する工程と, Wherein on a semiconductor substrate a gate and a step of forming a MOS FET including a pair of impurity diffusion regions on both sides,
    該MOS FET を覆う複数層の絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部よりも内部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming an insulating film of a plurality of layers covering the MOS FET, a step towards the inside than and the surface portion is connected to at least one of said impurity diffusion region on the insulating film to form a wide through hole width, the method of manufacturing a semiconductor device which comprises a step of forming a capacitor on at least a portion within the through hole.
  4. 【請求項4】 半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FET を形成する工程と, Wherein on a semiconductor substrate a gate and a step of forming a MOS FET including a pair of impurity diffusion regions on both sides,
    該MOS FET を覆う複数層の絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部及び底部よりも中間部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming a step of forming an insulating film of a plurality of layers covering the MOS FET, a wide through hole toward the middle portion in width than the connection to and the surface and bottom in at least one of said impurity diffusion region on the insulating film process and method of manufacturing a semiconductor device which comprises a step of forming a capacitor on at least a portion within the through hole.
  5. 【請求項5】 半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FET を形成する工程と, 5. on a semiconductor substrate a gate and a step of forming a MOS FET including a pair of impurity diffusion regions on both sides,
    該MOS FET を覆う絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部よりも内部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含むことを特徴とする半導体装置の製造方法。 The forming an insulating film covering the MOS FET, a step towards the inside than and the surface portion is connected to at least one of said impurity diffusion region on the insulating film to form a wide through hole width, the through-hole the method of manufacturing a semiconductor device, characterized in that at least a portion of the inner and forming a capacitor.
  6. 【請求項6】 半導体基板上にゲートとその両側に一対の不純物拡散領域とを含むMOS FET を形成する工程と, 6. on a semiconductor substrate a gate and a step of forming a MOS FET including a pair of impurity diffusion regions on both sides,
    該MOS FET を覆う絶縁膜を形成する工程と,該絶縁膜に該不純物拡散領域の少なくとも一方に接続し且つ表面部及び底部よりも中間部の方が幅の広いスルーホールを形成する工程と,該スルーホール内の少なくとも一部にキャパシタを形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming an insulating film covering the MOS FET, a step towards the middle portion than the surface portion and connected to at least one and a bottom portion of said impurity diffusion region forms a wide through hole width in the insulating film, the method of manufacturing a semiconductor device which comprises a step of forming a capacitor on at least a portion within the through hole.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531362B1 (en) 1999-06-28 2003-03-11 Hyundai Electronics Industries Co. Ltd. Method for manufacturing a semiconductor device
US6825121B2 (en) 2001-03-06 2004-11-30 Samsung Electronics Co., Ltd. Method of manufacturing a capacitor of a semiconductor device

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