KR20010011167A - Method for forming capacitor - Google Patents

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Abstract

PURPOSE: A method for forming a capacitor is provided to increase the capacitance by increasing the surface area of a bottom electrode. CONSTITUTION: A double sacrificial oxide layer is deposited on an interlayer dielectric(210) formed in a contact plug(212). An opening for a bottom electrode is formed by etching the sacrificial oxide. A lower portion of the sacrificial layer in the opening is overetched. Therefore, the inner surface area of it increase according to the inner space of the opening increase. A bottom electrode is formed by forming a conductive layer(222) and HSG(224) on the opening and the sacrificial layer. The bottom electrode is separated into cell units and a dielectric layer and a top electrode is formed. Thereby, increasing the capacitance.

Description

커패시터 형성 방법{METHOD FOR FORMING CAPACITOR}Capacitor Formation Method {METHOD FOR FORMING CAPACITOR}

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로 커패시터 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of forming a capacitor.

반도체 장치의 집적도가 높아지면서 반도체 내의 소자의 크기도 점점 감소하고 있다. 이로 인해, 소자간의 격리 약화 및 커패시터 면적 축소 등의 문제가 발생하고 있다. 특히 메모리에 정보를 저장하기 위해서는 최소한의 커패시터 용량이 필요로 하는데 소자의 크기가 작아지면서 충분한 커패시터 용량을 확보하는데 어려움이 있다.As the degree of integration of semiconductor devices increases, the size of devices in semiconductors also decreases. As a result, problems such as weakening of isolation between devices and reduction of capacitor area occur. In particular, the minimum capacitor capacity is required to store information in the memory. As the size of the device becomes smaller, it is difficult to secure sufficient capacitor capacity.

커패시터의 용량은 유전율(ε)과 전극의 표면적에 비례한다. 따라서 커패시터 용량을 늘리는 방법으로 유전율이 높은 유전체를 사용하는 방법과 전극의 표면적을 늘리는 방법을 사용한다. 유전체로는 일반적으로 SiO2(ε=3.9) 및 Si3N4(ε=7.0)가 많이 사용되고, 유전율이 높은 유전체로는 TiO2(ε=70∼80), Ta2O5(ε=24∼26), SrTiO3(ε=200∼300) 및 BST(ε=300∼500) 등이 있다. 그러나, 유전율이 높은 물질은 누설 전류가 크기 때문에 아직 여러 해결해야할 문제점들이 많다.The capacitance of the capacitor is proportional to the dielectric constant ε and the surface area of the electrode. Therefore, the method of increasing the capacitor capacity is to use a high dielectric constant dielectric and to increase the surface area of the electrode. SiO 2 (ε = 3.9) and Si 3 N 4 (ε = 7.0) are generally used as dielectrics, and TiO 2 (ε = 70 to 80) and Ta 2 O 5 (ε = 24) are used as dielectrics having high dielectric constants. 26), SrTiO 3 (ε = 200 to 300), BST (ε = 300 to 500), and the like. However, materials with high dielectric constants have large leakage currents, so there are still many problems to be solved.

전극의 표면적을 늘리는 방법으로는 전극의 표면에 HSG(HemiSpherical Grain)를 성장시켜 유효 표면적(effective surface)을 증가시키는 방법이 있고, 기하학적 구조를 변형하여 유효 표면적을 늘리는 방법이 있다. 기하학적 구조는 스택 구조(stack structure)와 트렌치 구조(trench structure)로 나뉘어진다. 또한 스택 구조는 핀 구조(FIN structure), 실린더 구조(cylinder structure) 및 다층막 수직 스택 구조(multilayer vertical stack struture)가 있다. 현재 DRAM(Dynamic Random Access Memory) 분야에서 커패시터를 형성하기 위해 가장 많이 사용되는 구조는 실린더 구조이다.As a method of increasing the surface area of an electrode, there is a method of increasing an effective surface by growing HSG (HemiSpherical Grain) on the surface of the electrode, and there is a method of increasing an effective surface area by modifying a geometric structure. The geometry is divided into a stack structure and a trench structure. In addition, the stack structure includes a fin structure, a cylinder structure, and a multilayer vertical stack struture. At present, the most widely used structure for forming a capacitor in the field of dynamic random access memory (DRAM) is a cylinder structure.

실린더 구조란, 반도체 기판 상에 희생산화막을 증착한다. 사진 공정을 통해 상기 희생산화막을 식각하여 오프닝을 형성한다. 상기 오프닝 내부를 포함하여 상기 희생 산화막 상에 도전막과 HSG를 형성시켜 하부 전극을 형성한다. 상기 오프닝을 포함하여 기판 전면에 절연막을 증착한다. 상기 희생 산화막이 노출되도록 평탄화 공정하여 하부 전극을 셀 단위로 분리한다. 상기 희생산화막과 상기 절연막을 제거하므로 실린더 형태의 하부 전극이 만들어진다. 그 위에 유전막과 상부 전극이 형성되어 커패시터가 완성된다.A cylinder structure deposits a sacrificial oxide film on a semiconductor substrate. The sacrificial oxide film is etched through a photo process to form an opening. A lower electrode is formed by forming a conductive layer and an HSG on the sacrificial oxide layer including the inside of the opening. The insulating film is deposited on the entire surface of the substrate including the opening. The planarization process is performed so that the sacrificial oxide film is exposed to separate the lower electrode into cells. Since the sacrificial oxide film and the insulating film are removed, a lower electrode having a cylindrical shape is formed. The dielectric film and the upper electrode are formed thereon to complete the capacitor.

도 1은 종래의 실린더 구조 커패시터를 보여주는 단면도이다.1 is a cross-sectional view showing a conventional cylinder structure capacitor.

도 1을 참조하면, 반도체 기판 상에 콘택 플러그(contact plug)(112)가 형성된 층간 절연막(110)이 형성되어 있다. 상기 층간 절연막 상에 커패시터의 하부 전극 즉, 도전막(116)과 HSG(118)가 형성되어 있다. 도 1에서 보는 바와 같이 상기 하부 전극이 수직으로 세워지지 않고 기울어져 있어 하부 전극 바닥 면적이 좁게 형성되어 있다. 따라서, 하부 전극 바닥에서는 최대한의 면적 증대 효과를 얻지 못하고 있다.Referring to FIG. 1, an interlayer insulating layer 110 on which a contact plug 112 is formed is formed on a semiconductor substrate. The lower electrode of the capacitor, that is, the conductive film 116 and the HSG 118 are formed on the interlayer insulating film. As shown in FIG. 1, the bottom electrode is inclined instead of being vertically formed so that the bottom area of the bottom electrode is narrow. Therefore, the maximum area increase effect is not obtained in the bottom electrode bottom.

본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 하부 전극 형성용 희생 산화막을 이중으로 적층하고 하부 희생산화막을 과식각하므로 실린더 내부의 공간을 늘려 하부 전극의 표면적을 증가시키는 커패시터를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and provides a capacitor which increases the surface area of the lower electrode by increasing the space inside the cylinder since the sacrificial oxide film for forming the lower electrode is double stacked and the lower sacrificial oxide film is overetched. The purpose is.

도 1은 종래의 커패시터 형성을 보여주는 단면도 및,1 is a cross-sectional view showing a conventional capacitor formation,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 커패시터 형성 방법을 순차적으로 보여주는 흐름도이다.2A through 2E are flowcharts sequentially illustrating a method of forming a capacitor according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

110, 210 : 층간 절연막 112, 212 : 콘택 플러그110, 210: interlayer insulating film 112, 212: contact plug

114, 214 : 실리콘 질화막 216 : 제 1 절연막114 and 214: silicon nitride film 216: first insulating film

218 : 제 2 절연막 220 : 오프닝218: second insulating film 220: opening

116, 222 : 도전막 118, 224 : HSG116, 222: conductive films 118, 224: HSG

226 : 제 3 절연막226: third insulating film

상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터 형성 방법은 반도체 기판 상에 콘택 플러그가 형성된 층간 절연막을 형성한다. 상기 층간 절연막 상에 제 1 절연막을 증착한다. 상기 제 1 절연막 상에 제 2, 제 3 절연막을 차례로 증착한다. 사진 공정을 통해 상기 제 1 절연막의 상부 표면이 노출되도록 상기 제 3, 제 2 절연막을 식각하여 오프닝을 형성한다. 상기 콘택 플러그가 노출되도록 상기 오프닝 바닥의 상기 제 1 절연막을 식각한다. 습식 식각 공정을 통해 상기 오프닝 양측벽의 상기 제 2 절연막을 과식각한다. 상기 오프닝을 포함하여 기판 전면에 도전막을 증착한다. 상기 도전막 상에 HSG를 형성한다. 상기 오프닝을 포함하여 상기 기판 전면에 제 4 절연막을 증착한다. 상기 제 3 절연막의 상부 표면이 노출되도록 상기 제 4 절연막, HSG막 및 상기 도전막을 평탄화 식각한다. 상기 제 4, 제 3 절연막 및 제 2 절연막을 제거한다.According to the present invention for achieving the above object, a capacitor forming method forms an interlayer insulating film having a contact plug formed on a semiconductor substrate. A first insulating film is deposited on the interlayer insulating film. Second and third insulating films are sequentially deposited on the first insulating film. The opening is formed by etching the third and second insulating layers to expose the upper surface of the first insulating layer through a photolithography process. The first insulating layer on the bottom of the opening is etched to expose the contact plug. The second insulating layer on both sides of the opening is overetched through a wet etching process. A conductive film is deposited on the entire surface of the substrate including the opening. HSG is formed on the conductive film. A fourth insulating film is deposited on the entire surface of the substrate including the opening. The fourth insulating film, the HSG film, and the conductive film are planarized and etched to expose the upper surface of the third insulating film. The fourth and third insulating films and the second insulating film are removed.

(실시예)(Example)

이하 도 2a 내지 도 2e를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2E.

본 발명의 신규한 커패시터 형성 방법은 콘택 플러그가 형성된 기판 상에 이중 희생 산화막이 증착된다. 사진 공정을 통해 상기 이중 희생 산화막이 식각되어 오프닝이 형성된다. 습식 식각을 통해 상기 오프닝 내벽의 상기 이중 희생 산화막 중 하부 희생 산화막이 과식각된다. 이로써, 오프닝 내부의 면적이 넓어져 커패시터의 하부 전극을 넓게 형성할 수 있다.In the novel capacitor formation method of the present invention, a double sacrificial oxide film is deposited on a substrate on which a contact plug is formed. The double sacrificial oxide film is etched through a photolithography process to form an opening. The lower sacrificial oxide layer of the double sacrificial oxide layer of the opening inner wall is over-etched through wet etching. As a result, an area inside the opening may be increased to form the lower electrode of the capacitor.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 커패시터 형성 방법을 순차적으로 보여주는 단면도이다.2A through 2E are cross-sectional views sequentially illustrating a method of forming a capacitor according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판 상에 콘택 플러그(contact plug)(212)가 형성된 층간 절연막(210)이 형성된다. 상기 콘택 플러그(212)와 상기 층간 절연막(210) 상에 실리콘 질화막(214)이 증착된다. 상기 실리콘 질화막(214)은 후속 식각 공정시 식각 정지막(etch stopping layer)과 하부 구조 보호막(buffer layer)의 역할을 한다. 상기 실리콘 질화막(214) 상에 제 1, 제 2 절연막(216, 218)이 차례로 증착된다. 상기 제 1 절연막(216)은 바람직하게는 BPSG(Boron Phosphorus Silicate Glass) 또는 P-SiH4산화막으로 형성되며, 상기 제 2 절연막(218)은 바람직하게는 TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass) 및 HDP(High Density Plasma) 산화막 중 하나로 형성된다. 상기 제 1 절연막(216)과 상기 제 2 절연막(218)은 식각 선택비(etch selectivity)를 갖는다.Referring to FIG. 2A, an interlayer insulating layer 210 on which a contact plug 212 is formed is formed on a semiconductor substrate. A silicon nitride film 214 is deposited on the contact plug 212 and the interlayer insulating film 210. The silicon nitride layer 214 serves as an etch stopping layer and a buffer layer during the subsequent etching process. First and second insulating layers 216 and 218 are sequentially deposited on the silicon nitride layer 214. The first insulating film 216 is preferably formed of BPSG (Boron Phosphorus Silicate Glass) or P-SiH 4 oxide film, and the second insulating film 218 is preferably TEOS (Tetra Ethyl Ortho Silicate) or USG (Undoped). It is formed of one of Silicate Glass and HDP (High Density Plasma) oxide film. The first insulating layer 216 and the second insulating layer 218 have an etch selectivity.

도 2b를 보는 바와 같이, 하부 전극 형성용 마스크를 사용하여 상기 실리콘 질화막(214)이 노출되도록 상기 제 2, 제 1 절연막(218, 216)이 식각되어 오프닝(220)이 형성된다. 다음, 상기 콘택 플러그가 노출 되도록 상기 실리콘 질화막(214)이 식각된다.As shown in FIG. 2B, the openings 220 are formed by etching the second and first insulating layers 218 and 216 to expose the silicon nitride layer 214 using a lower electrode forming mask. Next, the silicon nitride layer 214 is etched to expose the contact plug.

도 2c를 참조하면, 습식 식각(wet etch) 공정이 수행되어 상기 오프닝(220) 내측벽의 제 1 절연막(216)이 식각된다. 상기 제 1 절연막(216)과 상기 제 2 절연막(218)은 식각 용액에 따라 식각 선택비에 차이가 있다. 식각 용액으로 인산(H3PO4) 용액이 사용될 경우 상기 제 1 절연막(216)과 상기 제 2 절연막(218)의 식각 선택비는 1:2 내지 1:17 정도이다. 식각 용액으로 SC1(NH4OH + H2O2+ D.I.water)이 사용될 경우 상기 제 1 절연막(216) 대 상기 제 2 절연막(218)의 식각 선택비는 1:2.5 내지 1:14 정도이다. 또한 불산(HF)이 식각 용액으로 사용될 때 상기 제 1 절연막(216)과 상기 제 2 절연막(218)의 식각 선택비는 1:1.3 내지 1:1.6 정도이다.Referring to FIG. 2C, a wet etch process is performed to etch the first insulating layer 216 of the inner wall of the opening 220. The first insulating layer 216 and the second insulating layer 218 have a difference in etching selectivity depending on the etching solution. When a phosphoric acid (H 3 PO 4 ) solution is used as an etching solution, the etching selectivity of the first insulating film 216 and the second insulating film 218 is about 1: 2 to 1:17. When SC1 (NH 4 OH + H 2 O 2 + DIwater) is used as an etching solution, an etching selectivity ratio of the first insulating layer 216 to the second insulating layer 218 is about 1: 2.5 to 1:14. In addition, when hydrofluoric acid (HF) is used as an etching solution, an etching selectivity of the first insulating layer 216 and the second insulating layer 218 is about 1: 1.3 to 1: 1.6.

상기 제 2 절연막(218)의 식각을 최소화 하면서 상기 제 1 절연막만(216)이 식각되도록 하기 위해서는 바람직하게 상기 제 1 절연막(216)으로 BPSG, 상기 제 2 절연막(218)으로 HDP 산화막이 사용되어 SC1용액 하에서 습식 식각하여 높은 식각 선택비를 갖도록 한다. 그 결과 도 2c에 보여지듯이 상기 제 1 절연막(216)의 일부(216a)가 식각되어 오프닝 내부가 더 넓어진다. 즉, 식각 전보다 오프닝 바닥의 면적이 넓어지고, 측벽이 직선이 아닌 한 번 꺽인 형태가 되어 측벽의 면적도 넓어진다.In order to etch only the first insulating layer 216 while minimizing the etching of the second insulating layer 218, a BPSG is used as the first insulating layer 216 and an HDP oxide layer is used as the second insulating layer 218. Wet etch under SC1 solution to ensure high etch selectivity. As a result, as shown in FIG. 2C, a portion 216a of the first insulating layer 216 is etched to widen the opening. That is, the area of the opening bottom is wider than before etching, and the side wall is bent once rather than in a straight line, thereby increasing the area of the side wall.

도 2d를 보면, 상기 오프닝(220) 내벽과 상기 제 2 절연막(218) 상에 도전막(222)이 증착된다. 상기 도전막(222)은 일반적으로 폴리 실리콘막(poly-Si layer)이 사용되며, 도전성을 높이기 위해 도핑된 폴리 실리콘막(doped poly-Si layer)이 사용될 수 있다. 상기 도전막(222) 상에 HSG(HemiSpherical Grain)(224)가 형성된다. 상기 HSG(224)는 표면적을 극대화 시키는 효과가 있다. 이로써, 커패시터의 하부 전극(storage node)이 형성된다.2D, a conductive film 222 is deposited on the inner wall of the opening 220 and the second insulating film 218. In general, a poly-Si layer is used as the conductive layer 222, and a doped poly-Si layer may be used to increase conductivity. HSG (HemiSpherical Grain) 224 is formed on the conductive layer 222. The HSG 224 has an effect of maximizing the surface area. As a result, a storage node of the capacitor is formed.

상기 오프닝(220)을 포함하여 상기 기판 전면에 제 3 절연막(226)이 증착된다. 상기 제 3 절연막(226)은 필링(filling) 특성이 좋은 BPSG, USG 및 PSG(Phosphorus Silicte Glass) 등으로 형성된다.The third insulating layer 226 is deposited on the entire surface of the substrate including the opening 220. The third insulating layer 226 is formed of BPSG, USG, Phosphorus Silicte Glass (PSG), and the like, which have good filling characteristics.

도 2e를 참조하면, 상기 제 2 절연막(218)이 노출되도록 상기 제 3 절연막(226), HSG막(224) 및 도전막(222)이 평탄화 식각된다. 상기 평탄화 식각은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 또는 건식 에치백(dry etch back) 공정을 통해 수행된다. 이로써, 하부 전극이 셀 단위로 분리된다.Referring to FIG. 2E, the third insulating film 226, the HSG film 224, and the conductive film 222 are planarized and etched to expose the second insulating film 218. The planarization etching is performed through a chemical mechanical polishing (CMP) or dry etch back (dry etch back) process. As a result, the lower electrode is separated into cells.

스트립(strip) 공정을 통해 상기 제 3 절연막(226), 제 2 절연막(218) 및 제 1 절연막(216)이 제거된다. 상기 스트립 용액은 BOE(HF+NH4F) 또는 불산(HF)이 사용된다. 후속으로 상기 하부 전극 상에 유전막과 상부 전극이 차례로 증착되므로 커패시터가 형성된다.The third insulating film 226, the second insulating film 218, and the first insulating film 216 are removed through a strip process. The strip solution is BOE (HF + NH 4 F) or hydrofluoric acid (HF). Subsequently, a dielectric film and an upper electrode are sequentially deposited on the lower electrode, thereby forming a capacitor.

도 3은 본 발명의 실시예에 따라 변형될 수 있는 한 예가 도시되어 있다. 본 발명의 기술적 사상을 유추하면 식각 선택비를 갖는 희생 절연막을 2중이 아닌 3중으로 적층한 후 실린더 내부를 차례로 식각하면 하부 전극이 한 번이 아닌 두 번 꺽인 형태로 될 수 있다.3 illustrates one example that may be modified in accordance with an embodiment of the invention. Inferring the technical idea of the present invention, if a sacrificial insulating layer having an etch selectivity is stacked in a triple, not double, and then etched inside the cylinder in turn, the lower electrode may be bent twice instead of once.

이상에서, 본 발명에 따른 커패시터 하부전극의 형성을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, although the formation of the capacitor lower electrode according to the present invention is illustrated according to the above description and drawings, this is merely an example, and various changes and modifications are possible without departing from the spirit of the present invention. .

본 발명은 주어진 평면적 내에서 하부 전극의 형태를 변형시키므로 하부 전극의 유효 표면적을 증가시켜 충분한 커패시터 용량을 확보할 수 있는 효과가 있다.The present invention deforms the shape of the lower electrode within a given planar area, thereby increasing the effective surface area of the lower electrode, thereby ensuring sufficient capacitor capacity.

Claims (3)

반도체 기판 상에 콘택 플러그(212)가 형성된 층간 절연막(210)을 형성하는 단계;Forming an interlayer insulating film 210 having a contact plug 212 formed on the semiconductor substrate; 상기 층간 절연막(210) 상에 제 1, 제 2 및 제 3 절연막(214, 216, 218)을 차례로 증착하는 단계;Sequentially depositing first, second and third insulating films (214, 216, 218) on the interlayer insulating film (210); 상기 콘택 플러그(212)가 노출되도록 상기 제 3, 제 2 및 제 1 절연막(218, 216, 214)을 식각하여 오프닝(220)을 형성하는 단계;Etching the third, second and first insulating layers (218, 216, 214) to expose the contact plug (212) to form an opening (220); 습식 식각 공정을 통해 상기 오프닝(220) 양측벽의 상기 제 2 절연막(216)을 과식각하는 단계;Overetching the second insulating layer 216 on both sides of the opening 220 through a wet etching process; 상기 오프닝(220)을 포함하여 상기 기판 전면에 도전막(222)을 증착하는 단계;Depositing a conductive film (222) on the entire surface of the substrate including the opening (220); 상기 도전막 상에 HSG(224)를 형성하는 단계;Forming an HSG (224) on the conductive film; 상기 오프닝(220)을 포함하여 상기 기판 전면에 제 4 절연막(226)을 증착하는 단계;Depositing a fourth insulating film 226 on the entire surface of the substrate including the opening 220; 상기 제 3 절연막(218)의 상부 표면이 노출되도록 상기 제 4 절연막(226), HSG막(224) 및 도전막(222)을 평탄화 식각하는 단계 및;Planarization etching the fourth insulating film 226, the HSG film 224 and the conductive film 222 so that the upper surface of the third insulating film 218 is exposed; 상기 제 4, 제 3 절연막 및 제 2 절연막(226, 218, 216)을 제거하는 단계를 포함하는 커패시터 형성 방법.And removing the fourth, third insulating film, and the second insulating film (226, 218, 216). 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연막(216)과 제 3 절연막(218)은 식각 선택비를 갖는 커패시터 형성 방법.And the second insulating film (216) and the third insulating film (218) have an etching selectivity. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연막(216) 식각 용액은 SC1, H3PO4및 HF를 사용하는 커패시터 형성 방법.The second insulating film (216) etching solution is a capacitor forming method using SC1, H 3 PO 4 and HF.
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