KR100598632B1 - 자기저항 저장 셀의 저장 표면의 편향 자기장의 보상 - Google Patents

자기저항 저장 셀의 저장 표면의 편향 자기장의 보상 Download PDF

Info

Publication number
KR100598632B1
KR100598632B1 KR1020047002868A KR20047002868A KR100598632B1 KR 100598632 B1 KR100598632 B1 KR 100598632B1 KR 1020047002868 A KR1020047002868 A KR 1020047002868A KR 20047002868 A KR20047002868 A KR 20047002868A KR 100598632 B1 KR100598632 B1 KR 100598632B1
Authority
KR
South Korea
Prior art keywords
magnetic field
layer
semiconductor device
compensation
compensation layer
Prior art date
Application number
KR1020047002868A
Other languages
English (en)
Other versions
KR20040029067A (ko
Inventor
반게르트요아킴
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20040029067A publication Critical patent/KR20040029067A/ko
Application granted granted Critical
Publication of KR100598632B1 publication Critical patent/KR100598632B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

본 발명은, 반도체 디바이스(7)에 제공되는 자기저항 저장 셀(6)의 저장면(1)에서의 편향 자기장을 보상하기 위한 장치에 관한 것이다. 또한, 본 발명은 상기 편향 자기장을 보상하기 위한 방법에 관한 것이다.

Description

자기저항 저장 셀의 저장 표면의 편향 자기장의 보상{COMPENSATION OF A BIAS MAGNETIC FIELD IN A STORAGE SURFACE OF A MAGNETORESISTIVE STORAGE CELL}
본 발명은 반도체 디바이스에 제공되는 자기저항 메모리 셀 저장층의 편향 자기장(magnetic bias field)의 보상을 위한 장치에 관한 것이다. 또한, 본 발명은 상기 편향 자기장의 보상을 위한 방법에 관한 것이다.
자기저항 효과를 기반으로 하는 메모리 셀은, 일반적으로 어떠한 두께의 복수의 원자층을 갖는, 개재하는 비강자성 고립층을 지닌 2개의 얇은 강자성층의 스택에 의하여 얻어진다.
2개의 강자성 층들 중 하나는 경질자성재료(hard-magnetic material), 통상적으로 코발트 아이언 합금으로 구성된다. 그것은, 크기 및 방향의 측면에 있어 일정한 자화(magnetization)에 의하여 기준층으로서의 역할을 한다.
연질자성재료(soft-magnetic material), 통상적으로는 니켈-아이언 합금으로 만들어진 제2강자성 층은 저장층을 형성한다. 그것의 자화는, 메모리 셀의 데이터 콘텐츠에 대응하여, 기준층의 자화에 대하여 일정 방향을 향하거나, 대향되는 방향을 향한다.
메모리 셀에 데이터들이 쓰여질 경우, 메모리 셀의 어드레스 라인으로의 쓰 기전류의 방향은 기준층의 자화에 대한 저장층의 자화의 방위를 결정한다.
터널링 효과(MTJ, 자기 터널 접합)를 기반으로 하는 메모리 셀 구조의 경우에, 고립층의 재료는 유전체이다. 이 경우에, 메모리 셀의 판독 기반 효과는, 2개의 강자성층 자화와 동일한 방위의 경우가 대향하는 방위에서보다 고립층(터널 배리어)을 통과하는 전자들의 빈도(frequency)가 높은데 있다.
상기 메모리 셀의 판독 기반효과는 자화된 강자성 층의 내적인 특성들을 기반으로 하지만, 두 층에 의하여 생성되는 자기장의 직접적인 상호작용을 기반으로 하지는 않는다. 그들의 상호작용 또는 강자성- 및 반강자성의 커플링은 메모리 셀의 작동 거동에 영향을 미친다.
이 경우에, 강자성 커플링이란 용어는, 저장층의 자화의 방위가 기준층의 자화의 방위와 평행해 지도록 촉진하고 저장층의 자화가 상기 기준층의 자화와 대향되는 방향으로 역전되는 것은 억제하는 상호작용의 비(proportion)를 나타낸다.
따라서, 반강자성 커플링이란 용어는, 저장층의 방위가 기준층의 자화의 방위와 평행해 지는 것을 억제하고 상기 저장층의 자화 방향이 상기 기준층의 자화 방향에 대향되는 방향으로 역전되는 것을 촉진하는 상호작용의 비를 나타낸다.
동일 메모리 셀뿐 아니라 인접한 메모리 셀들의 기준층과 저장층간의 강자성- 및 반강자성 커플링은 자기저항 메모리 셀들을 갖는 반도체 디바이스 내외측의 편향 자기장에 기여한다. 상기 편향 자기장이 투과되는(permeated) 저장층에서, 편향 자기장은 자화 방향을 변화시키는데 요구되는 상기 자기장 세기(소위 코어시브 필드 세기)의 전이(shift)에 영향을 준다. 상기 전이는 쓰기(writing)에 필 요한 자기장과 그에 따른 쓰기전류에 있어 비대칭성(asymmetric)을 요한다.
이러한 효과는, 간략히 하기 위해 저장층의 1차원 역전으로 단순화 한, 도 2의 2개의 도면으로 예시되어 있다. 이 경우에, HC1 및 HC2는 편향 자기장의 부재시 상태 M0와 M1간의 자화를 변화시키는데 필요한 코어시브 필드 세기의 크기를 나타내며, HB는 편향 자기장의 크기를 나타낸다.
도 2의 상부 도면은 편향 자기장이 없는 경우에 대한 저장층의 자화 반전 커브를 예시하고 있다. 특정 코어시브 필드 세기(HC1 및 -HC2)는 자화 축선에 대하여 대칭이다.
도 2의 하부 도면은 자기장 축선에 대해 반대쪽으로 작용하는 편향 자기장에 의한 중첩(superposition)의 경우에, 쓰기전류(I)에 의하여 생성되는 자기장(H(I))에 대한 자화 커브를 예시하고 있다. 상기 자기장에 대하여, 상기 자화 커브는 HB의 방향과 역으로 크기 HB만큼 전이되어 나타난다.
저장층의 편향 자기장 및 자화가 일정방향으로만 작용한다면, 그 때의 자화의 역전은, 그 크기가 저장층의 특정 코어시브 필드의 세기와 편향 자기장의 자기장 세기의 합인 자기장을 필요로 한다.
이 경우에, 미리결정된 최대 쓰기전류가 주어진 편향 자기장은 메모리 셀 저장층에서의 자화의 확실한 역전과 관련된 제한(reserve)을 줄여준다.
편향 자기장이 저장층의 자화와 반대방향으로 작용한다면, 그 때는 자화를 변화시키는데 있어 편향 자기장의 자기장 세기의 크기만큼 줄어든 저장층의 특정 코어시브 필드 세기의 크기에 해당하는 크기를 갖는 자기장이면 충분하다.
이 경우에, 훨씬 더 작은 자기장들이 자화의 역전을 억제시킬 수도 있다. 따라서, 자화의 바람직하지 않은 역전에 대한 제한은 줄어든다. 상기 자기장들은 한편으로는 반도체 디바이스 외측에 소스를 갖는 극(extreme) 간섭 필드에 의하여 야기될 수도 있다. 상기 자기장의 제2소스는, 예를 들어 반도체 디바이스내의 인접한 메모리 셀들의 쓰기전류에 의하여 생성되는 자기장이다.
저장층의 편향 자기장에 기반을 둔 강자성 커플링은 두 강자성 층들간의 간격, 저장층의 두께 및 메모리 셀을 형성하는 층들의 거칠기(roughness)에 의하여 결정된다.
이와 관련하여, 다음의 문헌: "L.
Figure 112004008102504-pct00001
, Comptes Rendus Acad. Sci. 255, 1676(1692) 및 특히 formula (1) in A. Anguelouch et al., Two-dimensional magnetic switching of micron-size films in magnetic tunnel junctions, Applied Physics Letters, Vol. 76, No 5, 2000"을 참조하였다.
이 경우에, 편향 자기장의 방위는, 반드시 쓰기전류에 의하여 생성되는 자기장의 방위와 평행한 방향으로 작용해야 하는 것은 아니며, 오히려 그에 대해 직각이거나 저장층과 평행한 구성요소를 가질 수도 있다. 이와 관련하여, 다음의 문헌: "fig. 2a in A. Anguelouch et al., Two-dimensional magnetic switching of micron-size films in magnetic tunnel junctions, Applied Physics Letters, Vol. 76, No 5, 2000"을 참조하였다. 이러한 효과의 물리적인 원인들이 완전하게 알려져 있지는 않지만, 편향 자기장은, 메모리 셀의 수명이 다할때까지 크기 및 방향의 측면에서 변화가 없다.
특히, 상기 층들의 거칠기(roughness)는 변수를 낳는 동시에, 편향 자기장에 대한 비의 예측이 어렵게 한다. 이 경우에, 거칠기의 기여(contribution)는, 상이한 웨이퍼들로부터 생산되는 동일한 디자인의 반도체 디바이스들 사이에서도 변화하는 반면, 동일한 웨이퍼로부터 생산되는 반도체 디바이스의 경우에는 유사하다.
도 3은 자기저항 메모리 셀의 단면도를 예시하고 있다. 기준층(3)과 저장층(1) 사이에는 고립층(2)이 놓여있다. 기준층(3)을, 비자성 개재층(3b)을 이용하여 하부와 상부의 기준 하위층(reference sublayer : 3a, 3b)으로 분할하면 화살표 5로 표시된 반강자성 커플링이 생성될 수 있는 자기 누설 필드(magnetic leakage field)가 생성된다. 강자성 커플링의 원인, 즉 상기 층들의 거칠기 및 고립층과 저장층의 두께는 화살표 4로 표시되어 있다.
현재, 편향 자기장을 줄이기 위하여 한편으로는 강자성 커플링을 줄이기 위한 시도가 이루어지고 있다. 다른 한편으로는, 편향 자기장의 보상을 위하여 반강자성 커플링을 설정하려는 시도가 이루어지고 있다.
보다 두꺼운 저장층을 사용하여 강자성 커플링을 줄이게 되면 자화를 변화시키는데 보다 큰 전환전류(switching current)를 필요로 하게 되는 어려움에 직면하게 된다. 이와 동등하게, 강자성 층들간의 간격은 메모리 셀의 전기저항에 의하여 구성된 조건들과 열역학적인 요건들에 의하여 미리 규정된다.
후자는 단지 낮은 순 모멘트가 주어진 안정적인 거동을 보이기 때문에 반강자성 커플링에 의한 보상에 제한이 부과된다. 최대의 효과를 얻기 위하여, 기준 하위층들 중 하나를 제거하게 되면, 그 결과로 기준층의 안정성이 악화될 수도 있다. 또한, 예를 들어 메모리 셀 또는 반도체 디바이스의 패터닝 작업시 자기저항의 결과로서 일어나며 저장층의 자화 방향에 대하여 회전되는 강자성 커플링의 보상에 영향을 주는 방법은 사용될 수 없다. 또한, 서로 정규적으로 일탈되는 층들의 거칠기에 의하여 발생되는 강자성 커플링의 기여를 보상하기 위하여 상이한 웨이퍼들로부터 생산되는 반도체 디바이스의 경우에는, 반강자성 커플링이 적합하지 않다.
따라서, 본 발명의 목적은 반도체 디바이스에 제공되는 자기저항 메모리 셀의 저장층의 편향 자기장의 보상을 가능하게 하고 메모리 셀의 기하학적 구조가 변함없이 유지되는 장치를 제공하는 것이다. 또한, 본 발명은 상기 보상이 이루어질 수 있도록 하는 방법을 제공하는 것이다.
도입부에서 언급된 형태의 장치의 경우, 상기 목적은 본 발명에 따른 청구항 제1항의 특징규정부에서 설명된 특징들에 의하여 달성된다. 상기 목적을 달성하는 방법은 청구항 제7항 및 제12항에 설명되어 있다. 각 경우에 있어 본 발명의 유리한 발전례들은 종속항들에서 찾을 수 있다.
따라서, 본 발명에 따른 형태의 장치의 경우에, 반도체 디바이스에 위치한 자기저항 메모리 셀의 저장층에 영향을 미치는 편향 자기장은 적절히 자화된 1이상의 보상층의 정자기 누설 필드(magnetostatic leakage field)(추후 보상 필드라 칭함)에 의하여 보상된다.
보상층은 반도체 디바이스의 외측 및/또는 내부에 적용될 수 있다.
보상층이 반도체 디바이스내에 적용된다면, 이것은 웨이퍼의 처리에 일반화되어 있는 기술 및 메모리 셀의 제조에 사용되는 재료에 의하여 웨이퍼의 레벨에서 수행되는 것이 바람직하다. 상기 보상층의 자기 특성은 보상층의 패터닝에 의한 영향을 받을 수 있다.
반도체 디바이스내에서, 예를 들어 SiO2층에 의하여 고립되는 보상층은 메모리 셀을 갖는 메모리 셀 층 아래에 적용될 수도 있다.
복수의 메모리 셀 층을 갖는 반도체 디바이스의 경우에, 각각의 메모리 셀 층은 각 경우에 있어 각 메모리 셀 층의 특정한 요건들에 맞도록 자화되는 1이상의 보상층에 할당될 수도 있다. 이 경우에, 메모리 셀 및 보상층들은 반도체 디바이스의 층 구조내에서 번갈아 위치한다.
바람직한 형태에 있어서, 보상층은 반도체 디바이스내에서 메모리 셀 층 다음의 제1패시배이션층(passivation layer)상에 적용된다.
보상층이 반도체 디바이스를 하우징 처리하는 동안이나 하우징이 끝난 후에 적용된다면, 본 명세서에서는 반도체 디바이스 외측에 보상층이 오는 것으로 간주하였다.
상기 해법은 적절한 캐리어위에 반도체 디바이스를 위치설정하거나 강자성 재료로 만들어진 하우징을 사용하는 것이다.
본 발명에 따라 반도체 디바이스의 외측에 보상층을 적용하기 위한 장치의 바람직한 실시예는 저장층과 평행한 반도체 디바이스의 1이상의 표면에 적용되는 것이 바람직한 자화가능한 박층 또는 그러한 형태의 막이다. 이 경우에 있어 결정적으로 중요한 것은 자기장의 1이상의 구성요소가 저장층과 평행하게 이어진다는 것이다.
어떤 경우에는, 외부 필드들에 대하여 보상층으로 반도체 디바이스를 보호하기 위하여 제공되는 장치를 사용하거나, 그렇지 않으면 반도체 디바이스를 보호하는 보상층을 사용하는 것 또한 가능하다.
모든 메모리 셀들에 대해 균질한 보상 필드를 생성시키기 위하여, 보상층은 저장층과 평행한 반도체 디바이스의 전체 단면영역에 걸쳐 적용되는 것이 바람직하다.
보상층의 순차적인 패터닝은 보상 필드의 미세 조정을 가능하게 한다. 하지만, 보상 필드가 조정되기 이전에 그것을 결정할 필요가 있다.
편향 자기장은 반도체 디바이스의 시험 모드에서 측정장치에 의하여 측정되는 것이 바람직하다. 이 경우에, 상기 측정장치는 저장층과 평행하고 서로에 대하여 직각인, 가변적 세기의 2개의 자기 측정 필드(magnetic measurement field)들을 제어한다. 상기 측정 필드에 따라, 메모리 셀의 자기장-의존(magnetic-field-dependent)의 전형적으로 특징적인 값(이후 측정 변수라 칭함), 예를 들어 메모리 셀의 전기저항이 판정되어 외부의 시험장치로 전달된다. 이 경우에, 측정 필드들은 상기 목적을 위하여 특별하게 맞추어진 반도체 디바이스의 배선들내의 전류 또는 메모리 셀의 기존의 연결 라인의 도움으로 적절한 방식으로 생성된다.
적절한 배선들은 반도체 디바이스에서의 측정변수들을 측정하는 측정과 동일한 방식으로 연결부를 거쳐 외측을 향해 라우팅될 수 있다. 이 경우에, 측정 필드들이 제어되고/거나 측정 변수가 반도체 디바이스 외측의 측정장치에 의하여 판정된다.
바람직한 방식으로, 측정장치는 적어도 부분적으로는 반도체 디바이스에 통합되고, 각 경우에 있어 1이상의 제어가능한 전류 소스, 2개의 삼각파형 발생기 및 측정 변수에 대해 적절한 측정장치를 구비한다. 측정 작업은 외부로만 개시되고, 이 때 측정변수들에 대하여 측정된 값들은 외부로 전달된다.
이 경우에, 측정된 메모리 셀은 반도체 디바이스의 기능 메모리 셀, 기준 메모리 셀 또는 상기 방법을 위해 특별하게 제공되는 메모리 셀 중 하나일 수 있다. 얻어진 데이터는 크기 및 방향의 측면에서 보상 필드를 계산하는데 사용된다.
본 발명의 제1방법에 따르면, 편향 자기장의 보상은 편향 자기장에 대하여 측정된 측정 값들에 따라 좌우되는 방식으로 순차적으로 자화되는 반도체 디바이스내 또는 그 위에 이미 적용된 보상층에 의한 영향을 받게된다.
보상층은, 그 세기가 특정 방향으로 보상층 재료의 초기 자화 커브(초기 커브) 및 편향 자기장에 대하여 결정된 값들에 따라 좌우되는 방식으로 설정된다.
보상층은 적어도 부분적으로는 예비자화될 수 있는 경질자성재료로 구성된다. 상기 예비자화에 할당되는 자기장은 보상될 편향 자기장상에 중첩된다. 더욱이, 보상층의 자화의 거동은 상기 재료의 초기 커브를 따르지 않는다.
따라서, 이미 예비자화된 보상층의 경우에는, 특정 상황하에서 보상층을 자 화시키는 외부의 자기장의 필드 세기에 대하여 부정확한 값이 판정된다. 이 때 편향 자기장은 불완전하게 보상된다.
따라서, 바람직한 방식에서는, 먼저 보상층의 자화의 제어가 있은 후에 편향 자기장이 다시 측정된다. 얻어진 측정 값은 보상층의 예비자화의 방향 및 크기를 추정하는데 사용될 수 있다. 그에 따라, 보상 층의 자화를 제어하는 외부 자기장의 세기 및 방향에 대하여 새로운 값이 판정되고, 보상층은 상기 자기장을 사용하여 다시 자화된다.
본 발명에 따른 상기 제1방법의 경우에, 보상층은 반도체 디바이스의 내측 또는 외측에 제공될 수도 있다. 보상층은, 필요에 따라 미세 조정의 목적으로 패터닝될 수도 있다. 본 발명의 제2방법에 따르면, 이미 적절히 자화된 보상층이 적용되기 이전에 먼저 편향 자기장이 측정된다.
따라서, 편향 자기장은 보상층 없이 상기 보상층에 의한 원형의 손상이 없는 방식으로 측정되어, 편향 자기장을 보상하기 위한 방법을 단순화한다. 그러므로, 상기 보상은, 반도체 디바이스의 자기 조건들을 변화시키는 현저한 가열 단계를 더이상 수반하지 않고 반도체 디바이스 생산 프로세스의 단계에서 바람직하게 시행될 수 있다.
전달된 측정값을 토대로 하여, 편향 자기장의 크기 및 방향의 측면에서 적절하한 보상층, 바람직하게는 경질자성부가 반도체 디바이스상에 적용된다.
이 경우에, 제1변형례로서 준비된 막들은 자화의 크기 및 방향의 측면으로 분류된 제1집합체 형태로 존재하며 균일한 방위로 적용된다.
제2변형례로서, 준비된 막들은 자화의 크기의 측면으로만 분류된 제2집합체로서 존재하며 반도체 디바이스에 대하여 편향 자기장의 방향에 의하여 미리 규정된 방위로 적용된다.
특히 바람직한 실시예에서, 준비된 보상층, 즉 준비된 막은 반도체 디바이스를 식별하는 새김(inscription)을 갖는다.
본 발명은 도면을 참조하여 보다 상세히 후술되며, 도면에서 서로 대응되는 구성요소에 대해서는 동일한 참조부호를 사용하였다.
도 1은 본 발명의 제1 및 제2실시예에 따른 배치의 도,
도 2는 바이어스 필드의 부재시와 바이어스 필드가 유효한 각 경우에 있어서의 저장층의 자화 반전 커브의 개략도,
도 3은 자기저항 메모리 셀의 도이다.
도 2 및 도 3은 도입부에서 이미 설명하였다.
도면의 주요부분에 대한 부호의 설명
M 자화
H(I) 쓰기전류(I)에 의하여 생성되는 자기장의 자기장 세기
HC1 특정 코어시브(coercive) 필드 세기의 크기
M0 제1자화
M1 제2자화
HB 편향 자기장의 자기장 세기의 크기
1 저장층
2 고립층
3 기준층
3a 상부 기준층
3b 개재층
3c 하부 기준층
4 강자성 커플링 표시
5 반강자성 커플링 표시
6 메모리 셀
7 반도체 디바이스
8 하우징
9 반도체 디바이스내의 보상층
10 반도체 디바이스 외측의 보상층
11 패시배이션층
도 1은 자기저항 메모리 셀(6)을 갖는 반도체 디바이스(7)의 개략적인 단면도로서, 상기 단면은 실제 스케일이 아니며 본 발명에 대해 고유한 피처들의 예시 로 제한된다.
메모리 셀(6)은 각 경우에 있어 저장층(1), 고립층(2) 및 기준층(3)으로 구성되어 있고, 제시된 예시에서는 단일 층의 반도체 디바이스(7)내에 배열된다. 패시배이션층(11)은 메모리 셀(6)로 형성된 메모리 셀 층과 평행하게 적용된다.
메모리 셀(6)의 기준층(3)과 저장층(1)간의 강자성 커플링은 편향 자기장(magnetic bias field)을 발생시킨다.
반도체 디바이스(7)내에 제공되는 보상층(9)을 갖는 제1실시예의 경우 파선으로 예시된 구성요소들이 생략된다. 제1실시예에서, 보상층(9)은 패시배이션층(11)에 의하여 메모리 셀(6)로부터 고립되는 형태로 저장층(1)과 평행하게 적용되고, 자화의 자기장이 상기 저장층(1)의 편향 자기장을 보상하는 방식으로 자화될 수 있다. 보상층(9)의 자화에 의하여 발생되며 반도체 디바이스(7)의 모든 저장층(1)의 크기 및 방향의 측면에서 가능한 한 동일한 자기장을 얻기 위해서는, 보상층(9)이 반도체 디바이스(7)의 전체 단면영역을 덮는 것이 바람직하다.
제2실시예는 또한 파선으로 예시된 구성요소들을 포함하며 상기 반도체 디바이스(7)를 적어도 부분적으로 둘러싸는 하우징(8)과 반도체 디바이스(7) 외측에 제공되는 보상층(10)을 가지며, 상기 반도체 디바이스(7)내에 제공되는 보상층(9)은 제거된다.
상술된 이유로, 상기 반도체 디바이스의 외측에 적용되는 보상층(10) 또한 저장층(1)과 평행하게 적용되고, 최소한 상기 저장층(1)과 평행한 전체 표면을 덮는 것이 바람직하다.

Claims (16)

  1. 반도체 디바이스(7)에 제공되는 1이상의 자기저항 메모리 셀(6)의 저장층(1)에서의 편향 자기장(magnetic bias field)의 보상용 장치에 있어서,
    상기 저장층(1)에서의 상기 편향 자기장을 보상하는 자화가 제공되는 1이상의 보상층(9/10)을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 보상층(9)은 상기 반도체 디바이스(7)내에 위치하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서,
    상기 보상층(10)은 상기 반도체 디바이스(7)의 외측에 위치하는 것을 특징으로 하는 장치.
  4. 제2항에 있어서,
    상기 보상층(9)은 1이상의 절연층(11)에 의하여 상기 메모리 셀로부터 고립되어 있는 것을 특징으로 하는 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 보상층(9/10)에 의하여 생성되는 자기장은 상기 저장층(1)과 평행하게 이어져 있고, 이 경우에 있어 본질적으로 상기 반도체 디바이스(7)의 전체 단면 영역에 걸쳐 연장되는 것을 특징으로 하는 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 보상층(9/10)은 미세 조정을 위하여 패터닝되는 것을 특징으로 하는 장치.
  7. 반도체 디바이스(7)에 제공되는 자기저항 메모리 셀(6)의 저장층(1)에서의 편향 자기장을 보상하기 위한 방법에 있어서,
    - 강자성 보상층(9/10)을 적용시키는 단계;
    - 크기 및 방향의 측면에서 상기 편향 자기장을 측정하는 단계; 및
    - 상기 보상층(9/10)의 자화에 의하여 상기 편향 자기장을 보상하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 보상층(9/10)의 예비자화(premagnetization)로 인한 보상의 오류를 차단하기 위하여 상기 편향 자기장의 측정 및 보상이 1회 이상 반복되는 것을 특징으로 하는 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 보상층(9)은 상기 반도체 디바이스(7)내에 적용되는 것을 특징으로 하는 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 보상층(10)은 상기 반도체 디바이스(7)의 외측에 적용되는 것을 특징으로 하는 방법.
  11. 제7항 또는 제8항에 있어서,
    상기 보상층(9/10)은 패터닝되는 것을 특징으로 하는 방법.
  12. 반도체 디바이스(7)에 제공되는 자기저항 메모리 셀(6)의 저장층(3)에서의 편향 자기장을 보상하기 위한 방법에 있어서,
    - 상기 편향 자기장을 크기 및 방향의 측면에서 측정하는 단계; 및
    - 상기 저장층(3)에서의 상기 편향 자기장을 보상하는 자화를 갖는 보상층(10)을 적용하여 상기 편향 자기장을 보상하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제7항, 제8항 및 제12항 중 어느 한 항에 있어서,
    상기 편향 자기장의 크기 및 방향을 특징으로 하는 측정변수의 측정된 값들은 상기 반도체 디바이스(7) 시험 모드의 측정장치에 의하여 판정되어 시험장치로 전달되는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 측정장치는 서로 직각인 2개의 자기 측정 필드(magnetic measurement field)를 생성시키는 상기 저장층과 평행한, 상호 직각인 2개의 측정 전류를 제어하고,
    메모리 셀의 자기장-의존(magnetic-field-dependent) 특성 변수는 각 경우에 있어 측정 디바이스에 의해 상이한 쌍들의 상기 측정 필드의 값들에 대하여 판정되는 것을 특징으로 하는 방법.
  15. 제12항에 있어서,
    상기 측정장치는 적어도 부분적으로 상기 반도체 디바이스(7)내에 제공되는 것을 특징으로 하는 방법.
  16. 제12항에 있어서,
    상기 보상층(10)은 상기 반도체 디바이스(7)가 새겨진(inscribed) 막으로서 적용되는 것을 특징으로 하는 방법.
KR1020047002868A 2001-08-31 2002-08-26 자기저항 저장 셀의 저장 표면의 편향 자기장의 보상 KR100598632B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10142594A DE10142594A1 (de) 2001-08-31 2001-08-31 Kompensation eines magnetischen Biasfeldes in einer Speicherschicht einer magnetoresistiven Speicherzelle
DE10142594.5 2001-08-31
PCT/DE2002/003120 WO2003025945A2 (de) 2001-08-31 2002-08-26 Kompensation eines magnetischen biasfeldes in einer speicherschicht einer magnetoresistiven speicherzelle

Publications (2)

Publication Number Publication Date
KR20040029067A KR20040029067A (ko) 2004-04-03
KR100598632B1 true KR100598632B1 (ko) 2006-07-07

Family

ID=7697183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047002868A KR100598632B1 (ko) 2001-08-31 2002-08-26 자기저항 저장 셀의 저장 표면의 편향 자기장의 보상

Country Status (7)

Country Link
US (1) US20050078501A1 (ko)
EP (1) EP1425754B1 (ko)
JP (1) JP2005503034A (ko)
KR (1) KR100598632B1 (ko)
CN (1) CN100388386C (ko)
DE (2) DE10142594A1 (ko)
WO (1) WO2003025945A2 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794695B2 (en) 2002-04-29 2004-09-21 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having a magnetic field sink layer
US7068531B2 (en) * 2004-01-10 2006-06-27 Honeywell International Inc. Bias-adjusted magnetoresistive devices for magnetic random access memory (MRAM) applications
JP5442121B2 (ja) * 2010-07-09 2014-03-12 国立大学法人東北大学 磁気メモリセル及び磁気ランダムアクセスメモリ
US11276649B2 (en) * 2019-06-28 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods having magnetic shielding layer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764567A (en) * 1996-11-27 1998-06-09 International Business Machines Corporation Magnetic tunnel junction device with nonferromagnetic interface layer for improved magnetic field response
US5902690A (en) * 1997-02-25 1999-05-11 Motorola, Inc. Stray magnetic shielding for a non-volatile MRAM
JPH11238377A (ja) * 1998-02-24 1999-08-31 Motorola Inc 不揮発性磁気抵抗メモリのための浮遊磁気遮へい
JP2001076479A (ja) * 1999-09-02 2001-03-23 Sanyo Electric Co Ltd 磁気メモリ素子
JP3593652B2 (ja) * 2000-03-03 2004-11-24 富士通株式会社 磁気ランダムアクセスメモリ装置
US6590806B1 (en) * 2000-03-09 2003-07-08 Hewlett-Packard Development Company, L.P. Multibit magnetic memory element
DE10103314C2 (de) * 2001-01-25 2003-05-22 Infineon Technologies Ag Halbleiterspeichereinrichtung
US6836392B2 (en) * 2001-04-24 2004-12-28 Hitachi Global Storage Technologies Netherlands, B.V. Stability-enhancing underlayer for exchange-coupled magnetic structures, magnetoresistive sensors, and magnetic disk drive systems
JP2002334972A (ja) * 2001-05-10 2002-11-22 Sony Corp 磁気メモリ装置
US6635496B2 (en) * 2001-10-12 2003-10-21 Infineon Technologies, Ag Plate-through hard mask for MRAM devices
US6940153B2 (en) * 2003-02-05 2005-09-06 Hewlett-Packard Development Company, L.P. Magnetic shielding for magnetic random access memory card

Also Published As

Publication number Publication date
KR20040029067A (ko) 2004-04-03
WO2003025945A3 (de) 2003-08-07
US20050078501A1 (en) 2005-04-14
CN1550018A (zh) 2004-11-24
EP1425754B1 (de) 2005-10-26
EP1425754A2 (de) 2004-06-09
WO2003025945A2 (de) 2003-03-27
JP2005503034A (ja) 2005-01-27
DE10142594A1 (de) 2003-03-27
DE50204711D1 (de) 2005-12-01
CN100388386C (zh) 2008-05-14

Similar Documents

Publication Publication Date Title
US7002839B2 (en) Magnetic ring unit and magnetic memory device
JP5166736B2 (ja) 高感度磁気内蔵電流センサ
US9588211B2 (en) Apparatus and method for resetting a Z-axis sensor flux guide
JP4630544B2 (ja) ブリッジ構造を構成する複数の磁気素子のうち選択された磁気素子の磁性層の磁化方向を他の磁気素子の磁性層の磁化方向と反対方向に配向する方法
US6430084B1 (en) Magnetic random access memory having digit lines and bit lines with a ferromagnetic cladding layer
US7710113B2 (en) Magnetic sensor with offset magnetic field
KR100498998B1 (ko) 자기저항소자, 자기저항소자를 가진 메모리소자, 및메모리소자를 사용한 메모리
US20030026048A1 (en) Magnetoresistive element and magnetic head
US7068537B2 (en) Magnetic device and method of making the same
KR20010053525A (ko) 기억 소자의 전기 저항이 정보 유닛을 나타내고 자계에의해 영향받을 수 있는, 기억 셀 장치 및 그 제조 방법
US7123454B2 (en) Longitudinal bias structure having stability with minimal effect on output
JP2006253562A (ja) 磁気抵抗効果素子、これを用いた磁界検出器、および磁気抵抗効果素子の製造方法
KR20080080386A (ko) 자기 메모리 구조 및 제조 방법
US9759578B2 (en) Sensor arrangement for position sensing
JP5092464B2 (ja) 磁壁移動検出端子を有する磁壁移動型磁気記録素子
KR100598632B1 (ko) 자기저항 저장 셀의 저장 표면의 편향 자기장의 보상
US6898115B2 (en) Magnetoresistive element, and magnetic memory using the same
KR20110038616A (ko) 스핀 밸브 기록 소자 및 기억 장치
KR100446888B1 (ko) 자기저항효과막 및 그를 이용한 메모리
US5618738A (en) Manufacturing method for magnetoresistance elements
KR20190120867A (ko) 자기 소자
US11309006B2 (en) Magnetic memory devices including magnetic structure with magnetic domains
Siddiq Clock line and field-coupled input for nanomagnet Logic
JPH11195824A (ja) 磁気抵抗効果素子及び磁気抵抗効果型ヘッド
Wong Enhanced spin-orbit torque (SOT) and spin accumulation quantification in perpendicularly magnetised systems

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee