KR100594939B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

Info

Publication number
KR100594939B1
KR100594939B1 KR1020040116979A KR20040116979A KR100594939B1 KR 100594939 B1 KR100594939 B1 KR 100594939B1 KR 1020040116979 A KR1020040116979 A KR 1020040116979A KR 20040116979 A KR20040116979 A KR 20040116979A KR 100594939 B1 KR100594939 B1 KR 100594939B1
Authority
KR
South Korea
Prior art keywords
layer
forming
titanium
contact hole
semiconductor device
Prior art date
Application number
KR1020040116979A
Other languages
English (en)
Inventor
윤준호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040116979A priority Critical patent/KR100594939B1/ko
Application granted granted Critical
Publication of KR100594939B1 publication Critical patent/KR100594939B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 층간 절연막 상부에 하드 마스크층으로 티타늄을 증착함으로서 콘택홀 형성시 감광막 패턴 두께의 마진을 넓히며, 콘택홀 형성 후 O2플라즈마를 이용하여 티타늄층 표면을 이산화 티타늄으로 산화시켜 상기 이산화 티타늄층의 광촉매 반응에 의해 잔여물이 제거되며, 상기 배리어 메탈층 형성전에 상기 콘택홀 내부의 자연산화막의 제거를 위한 스퍼터링 공정에서 상기 티타늄층이 희생막으로 작용하고, 후속의 평탄화 식각 공정에서 제거됨으로써 리퀴지 특성 및 소자의 신뢰성이 향상되는 기술을 나타낸다.

Description

반도체 소자의 콘택 플러그 형성 방법{METHOD FOR FORMING CONTACT PLUG OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택 플러그 형성 방법 을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 도시한 단면도들.
도 3a 및 도 3b는 본 발명에 따른 플라즈마 식각시 발생하는 반응 과정을 도시한 단면도들.
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 층간 절연막 상부에 하드 마스크층으로 티타늄을 증착함으로서 콘택홀 형성시 감광막 패턴 두께의 마진을 넓히며, 콘택홀 형성 후 O2플라즈마를 이용하여 티타늄층 표면을 이산화 티타늄으로 산화시켜 상기 이산화 티타늄층의 광촉매 반응에 의해 잔여물이 제거되며, 상기 배리어 메탈층 형성전에 상기 콘택홀 내부의 자연산화막의 제거를 위한 스퍼터링 공정에서 상기 티타늄층이 희생막으로 작용하고, 후속의 평탄화 식각 공정에서 제거됨으로써 리퀴지 특성 및 소자의 신뢰성이 향상되는 기술을 나타낸다.
종래 기술에 따른 반도체 소자의 콘택 플러그 형성 방법에서 소자가 미세 선폭으로 감소됨에 따라 노광 공정의 소스로 KrF 광원 대신 ArF 광원을 필요로 한다. 그러나, 상기 ArF 광원은 미세 선폭을 형성 할 수 는 있으나, ArF용 감광막 코팅의 두께는 종래의 KrF용 DUV 감광막보다 낮아지고 있으며, 또한, ArF용 감광막의 식각 선택비가 좋지 않음으로 인해 콘택홀 식각시 실제 콘택홀을 정의할 수 있는 상기 감광막 두께를 확보할 수 없게 된다. 상기 콘택홀 식각의 경우 소자가 미세 선폭으로 감소되더라도, 게이트 라인 및 메탈 라인의 기생 캐패시턴스를 제어하기 위해 층간 절연막의 두께는 고정된다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택 플러그 형성 방법의 문제점을 도시한 사진들이다.
도 1a 및 도 1b를 참조하면, 식각 마스크인 감광막의 두께 마진 부족으로 인하여 콘택홀 프로파일이 불량하게 되는 모습을 도시한 사진이다. 도 1a는 스트레이션 현상을 나타내며, 상기 도 1b는 페어 홀의 산화막이 무너진 모습을 나타낸다.
또한, 고선택비의 식각 조건에 의해 하드닝된 감광막이 후속의 상기 감광막 제거 공정에서 완전히 제거되지 않아 표면에 잔여물이 남게되어 후속의 배리어 메탈층 증착을 어렵게 하며, 콘택간에 브릿지를 유발하여 소자의 신뢰성을 악화시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은 층간 절연막 상부에 하드 마스크로 티타늄층을 증착함으로서 콘택홀 형성시 감광막 패턴 두께의 마진을 넓히며, 상기 콘택홀 형성 후 O2플라즈마를 이용하여 티타늄층 표면을 이산화 티타늄으로 산화시켜 상기 이산화 티타늄층의 광촉매 반응에 의해 잔여물이 제거되며, 상기 배리어 메탈층 형성전에 상기 콘택홀 내부의 자연산화막의 제거를 위한 스퍼터링 공정에서 상기 티타늄층이 희생막으로 작용하고, 후속의 평탄화 식각 공정에서 제거됨으로써 리퀴지 특성 및 소자의 신뢰성을 향상시키는 반도체 소자의 콘택 플러그 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은
(a) 반도체 기판 상부에 코발트 실리사이드층, 층간 절연막, 티타늄층 및 반사 방지막을 순차적으로 형성하는 단계와,
(b) 상기 반도체 기판 상부에 콘택홀 영역을 노출시키는 감광막 패턴을 형성하는 단계와,
(c) 상기 감광막 패턴을 마스크로 상기 반사 방지막, 티타늄층 및 층간 절연막을 식각하여 콘택홀을 형성하는 단계와,
(d) O2 플라즈마 처리 공정을 수행하여 상기 감광막 패턴을 제거함과 동시에 상기 티타늄층을 이산화 티탄층으로 산화시키는 단계와,
(e) 상기 콘택홀을 포함한 반도체 기판 전면에 배리어 메탈층을 형성하는 단계와,
(f) 상기 콘택홀을 매립하는 텅스텐층을 형성하고 층간 절연막이 노출될때까지 평탄화 식각하여 텅스텐 플러그를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 코발트 실리사이드층(110), 층간 절연막(120), 티타늄층(130) 및 반사 방지막(140)을 순차적으로 형성한 후 반도체 기판(100) 상부에 콘택홀 영역을 노출시키는 감광막 패턴(150)을 형성한다.
여기서, 티타늄층(130)은 PVD 방법을 이용하여 300 내지 800Å의 두께로 형성하며, 감광막 패턴(150)은 3000 내지 4000Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 감광막 패턴(150)을 마스크로 반사 방지막(140), 티타늄층(130) 및 층간 절연막(120)을 식각하여 콘택홀(160)을 형성한다.
여기서, 티타늄층(130)의 식각 공정은 10 내지 50mT의 압력, 500 내지 800 watt의 파워에서 30 내지 50 sccm의 Cl, 40 내지 60 sccm의 BCL3, 20 내지 40 sccm의 N2를 사용하여 수행하는 것이 바람직하며, 층간 절연막(120)의 식각 공정은 30 내지 100mT의 압력, 1500 내지 2000 watt의 상부 파워 및 1000 내지 1500 watt의 하부 파워에서 10 내지 20 sccm의 C4F8, 5 내지 15 sccm의 O2, 300 내지 600 sccm의 Ar을 사용하여 수행하는 것이 바람직하다.
도 2c를 참조하면, O2 플라즈마 처리 공정을 수행하여 감광막 패턴(150)을 제거함과 동시에 티타늄층(130)을 이산화 티탄층(170)으로 산화시킨다.
도 2d를 참조하면, 콘택홀(160)을 포함한 반도체 기판(100) 전면에 배리어 메탈층(180)을 형성한다.
여기서, 배리어 메탈층(180) 형성 전에 콘택홀(160) 하부에 형성되는 자연 산화막(미도시)을 제거하기 위하여 스퍼터링(Sputtering)을 수행한다. 이때, 티타늄층(130)이 스퍼터링에 대한 희생막으로 작용한다.
다음에, PVD 방법을 이용하여 티타늄 및 티타늄 질화막(미도시)의 적층 구조인 배리어 메탈층(180)을 형성한 후 콘택홀(160)을 매립하는 텅스텐층(190)을 형성한다.
도 2e를 참조하면, 콘택홀(160)을 매립하는 텅스텐층을 형성하고 평탄화 식각하여 텅스텐 플러그(190)를 형성한다. 이때, 상기 평탄화 식각 공정에서 하드 마스크로 사용한 티타늄층(170)이 제거되는 것이 바람직하다.
도 3a 및 도 3b는 본 발명에 따른 플라즈마 식각시 발생하는 반응 과정을 도 시한 단면도들이다.
도 3a을 참조하면, 플라즈마 식각시 발생되는 밴드갭 이상의 에너지를 가지는 광이 상기 포커스 링 하층의 TiO2 표면에 조사되면서 전자(e-) 및 정공(h+)이 발생한다. 이때, TiO2층 표면에 조사되는 광은 400nm 이하의 파장을 가지는 것이 바람직하다.
도 3b를 참조하면, 상기 전자(e-) 및 정공(h+)이 각각 챔버내의 O2 및 H2O와 반응하여 OH 라디칼 및 02 2- 라디칼이 생성되며 상기 OH 라디칼 및 02 2- 라디칼의 산화작용에 의하여 TiO2층 표면의 유기물질인 폴리머가 분해된다.
여기서, TiO2층 밴드갭은 크기가 3.0eV으로 플라즈마 식각시 발생되는 광에 의해 활성 산소의 생성과 물분자의 배위가 동시에 일어나면서 활성 산소의 힘으로 분해력을 상기 물분자의 배위 영향으로 친수성을 나타낸다. 상기 산소로부터는 슈퍼옥사이드 음이온(O2-)이 상기 물로부터는 수산라디칼(OH)이 생성되며, 상기 슈퍼옥사이드 음이온(O2-) 및 수산라디칼(OH)의 분해작용으로 플라즈마 식각 과정에서 발생되는 폴리머가 분해된다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은 층간 절연막 상부에 하드 마스크층으로 티타늄을 증착함으로서 콘택홀 형성시 감광막 패턴 두께의 마진 을 넓히며, 콘택홀 형성 후 O2플라즈마를 이용하여 티타늄층 표면을 이산화 티타늄으로 산화시켜 상기 이산화 티타늄층의 광촉매 반응에 의해 잔여물이 제거되며, 상기 배리어 메탈층 형성전에 상기 콘택홀 내부의 자연산화막의 제거를 위한 스퍼터링 공정에서 상기 티타늄층이 희생막으로 작용하고, 후속의 평탄화 식각 공정에서 제거됨으로써 리퀴지 특성 및 소자의 신뢰성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. (a) 반도체 기판 상부에 코발트 실리사이드층, 층간 절연막, 티타늄층 및 반사 방지막을 순차적으로 형성하는 단계;
    (b) 상기 반도체 기판 상부에 콘택홀 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    (c) 상기 감광막 패턴을 마스크로 상기 반사 방지막, 티타늄층 및 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    (d) O2 플라즈마 처리 공정을 수행하여 상기 감광막 패턴을 제거함과 동시에 상기 티타늄층 표면 일부을 이산화 티탄층으로 산화시키는 단계;
    (e) 상기 콘택홀을 포함한 반도체 기판 전면에 배리어 메탈층을 형성하는 단계; 및
    (f) 상기 콘택홀을 매립하는 텅스텐층을 형성하고 평탄화 식각하여 텅스텐 플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계에서 상기 티타늄층은 300 내지 800Å의 두께로 형성하며, 상기 감광막 패턴은 3000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 (c) 단계에서 티타늄층의 식각 공정은 10 내지 50mT의 압력, 500 내지 800 watt의 파워에서 30 내지 50 sccm의 Cl, 40 내지 60 sccm의 BCL3, 20 내지 40 sccm의 N2를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 (c) 단계에서 상기 층간 절연막의 식각 공정은 30 내지 100mT의 압력, 1500 내지 2000 watt의 상부 파워 및 1000 내지 1500 watt의 하부 파워에서 10 내지 20 sccm의 C4F8, 5 내지 15 sccm의 O2, 300 내지 600 sccm의 Ar을 사용하여 수행하는 것을특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 (e) 단계의 상기 배리어 메탈층은 티타늄 및 티타늄 질화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
KR1020040116979A 2004-12-30 2004-12-30 반도체 소자의 콘택 플러그 형성 방법 KR100594939B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040116979A KR100594939B1 (ko) 2004-12-30 2004-12-30 반도체 소자의 콘택 플러그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040116979A KR100594939B1 (ko) 2004-12-30 2004-12-30 반도체 소자의 콘택 플러그 형성 방법

Publications (1)

Publication Number Publication Date
KR100594939B1 true KR100594939B1 (ko) 2006-06-30

Family

ID=37183422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040116979A KR100594939B1 (ko) 2004-12-30 2004-12-30 반도체 소자의 콘택 플러그 형성 방법

Country Status (1)

Country Link
KR (1) KR100594939B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217673B2 (en) 2019-10-08 2022-01-04 Samsung Electronics Co., Ltd. Semiconductor device
CN117877973A (zh) * 2024-03-08 2024-04-12 合肥晶合集成电路股份有限公司 一种半导体结构的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217673B2 (en) 2019-10-08 2022-01-04 Samsung Electronics Co., Ltd. Semiconductor device
CN117877973A (zh) * 2024-03-08 2024-04-12 合肥晶合集成电路股份有限公司 一种半导体结构的制造方法
CN117877973B (zh) * 2024-03-08 2024-06-04 合肥晶合集成电路股份有限公司 一种半导体结构的制造方法

Similar Documents

Publication Publication Date Title
TWI236051B (en) A novel method of trimming technology
TWI642101B (zh) Plasma etching method and plasma etching device
US6900002B1 (en) Antireflective bi-layer hardmask including a densified amorphous carbon layer
TW533505B (en) Process for forming sub-lithographic photoresist features
KR20150094546A (ko) 다중 막층을 갖는 스페이서를 형성하기 위한 에칭 방법
KR20000076824A (ko) 드라이 에칭법을 이용한 반도체 장치의 제조 방법
JP3003657B2 (ja) 半導体装置の製造方法
WO2022100070A1 (zh) 光刻胶的处理方法及自对准双图案化方法
JP2007300125A (ja) 半導体素子の微細パターンの形成方法
US20080160770A1 (en) Method for manufacturing semiconductor device
US20090029548A1 (en) Method for removing polymer residue from metal lines of semiconductor device
KR100594939B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20070000605A (ko) 포토레지스트 처리 방법 및 포토레지스트의 제거 방법.
JP6415636B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
CN107968046B (zh) 一种半导体器件的制造方法
KR100983724B1 (ko) 반도체 소자의 형성 방법
KR20090068929A (ko) 반도체 소자의 금속 배선 제조 방법
TWI449103B (zh) 形成圖案的方法
US20070004105A1 (en) Method for fabricating semiconductor device
KR100588371B1 (ko) 반도체 소자의 듀얼 다마신 형성 방법
US20220406592A1 (en) Semiconductor structure and method of forming the same
JP2011029562A (ja) 半導体ウェハ端面の処理方法および半導体装置の製造方法
KR100807521B1 (ko) 반도체 소자 제조 방법
KR100664865B1 (ko) 표면에 산화층이 형성된 금속 배선의 형성 방법 및 상기금속 배선이 형성된 반도체 소자
KR100518236B1 (ko) 반도체소자의 게이트산화막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee