KR100518236B1 - 반도체소자의 게이트산화막 형성방법 - Google Patents
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Abstract
본 발명은 기판의 페리영역 및 셀영역에 각 영역별로 게이트산화막의 두께를 다르게 적용시키는 반도체소자의 게이트산화막 제조방법에 관한 것으로서, 셀지역과 페리지역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 제 1실리콘산화막을 형성하는 단계와, 제 1실리콘산화막 위에 상기 셀지역은 덮고 상기 페리지역은 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 이용하여 상기 제 1실리콘 산화막을 식각하여 상기 페리지역은 노출시키는 제 1실리콘산화막 패턴을 형성하는 단계와, O3가스를 이용하여 상기 감광막 패턴을 제거하는 단계와, 상기 구조의 기판 전면에 적어도 상기 제 1실리콘 산화막 두께보다 얇은 제 2실리콘 산화막 및 게이트전극용 도전막을 차례로 형성하는 단계와, 도전막과 제 2및 제 1실리콘 산화막을 선택 식각하여 상기 페리지역과 셀지역에 각각 게이트산화막 및 게이트전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 기판의 페리영역 및 셀영역에 각 영역별로 게이트산화막의 두께를 다르게 적용시킨 반도체소자의 게이트산화막 제조방법에 관한 것이다.
반도체소자의 게이트를 형성하는 방법에 있어서, 소자의 집적도 증가로 전류의 증가를 시키기 위해 셀영역에 비해 상대적으로 페리영역의 게이트산화막의 두께를 줄이는 방안이 채택되고 있다.
상기 게이트산화막의 두께를 줄이는 방법은 주로 듀얼 게이트 옥사이드(dual gate oxide)구조를 많이 사용하고 있다. 듀얼 게이트방법은 셀지역은 두꺼운 옥사이드로, 페리지역에서 고속이 요구되는 일부지역은 얇은 두께로 옥사이드로 형성시켜 고속 소자를 만든다. 이때, 상기 셀지역의 두꺼운 게이트옥사이드막과 페리지역의 얇은 게이트옥사이드막을 형성시키는 방법으로 습식액을 이용한 방법이 이용된다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 게이트산화막 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 게이트산화막 제조방법은, 도 1a에 도시된 바와 같이, 먼저 셀지역과 페리지역이 정의된 반도체기판(1)을 제공한다. 이어, 상기 기판(1) 전면에 제 1실리콘 산화막(2)을 형성한다. 이 후, 상기 제 1실리콘 산화막(2)을 포함한 기판 전면에 감광막을 도포하고 노광 및 현상하여 셀지역을 덮고 페리지역을 노출시키는 감광막 패턴(3)을 형성한다.
이어, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(3)을 마스크로 이용하여 상기 제 1실리콘 산화막을 식각하여 셀지역은 덮고 페리지역을 오픈시키는 제 1실리콘산화막 패턴(2a)을 형성한다.
그런 다음, 상기 제 1실리콘산화막 패턴(2a)을 포함한 기판에 세정액으로서 BOE(Buffer Oxide Etchant)를 이용하여 세정 공정(4)을 진행하여 감광막 패턴(3)에 의해 노출된 페리지역의 기판 표면에 잔존하는 자연산화막을 제거한다.
이 후, 도 1c에 도시된 바와 같이, O2플라즈마(미도시)를 이용하여 감광막 패턴을 제거한다. 이어, 상기 제 2세정 공정이 완료된 기판 전면에 습식 산화(wet oxidation) 또는 건식 산화(dry oxidation) 공정을 진행시킨 다음, N2O 어닐 공정을 실시하여 제 2실리콘 산화막(6)을 형성하고, 그 위에 게이트전극용 도전막을 형성한다. 이때, 상기 제 2실리콘 산화막(6)은 적어도 제 1실리콘 산화막보다 얇게 형성하며, 바람직하게는 20∼300Å 두께로 형성한다. 또한, 상기 게이트전극용 도전막으로는 다결정 실리콘막(7) 및 텅스텐막 또는 텅스텐 실리사이드막(8) 구조, 또는 Ti막이나 TiN막 및 실리사이드막 구조(도시되지 않음)를 이용할 수도 있다.
이 후, 도 1d에 도시된 바와 같이, 상기 막들을 선택 식각하여 각각의 게이트산화막(a,b) 및 게이트전극(G1,G2)을 형성한다. 이때, 상기 셀지역에서는 게이트산화막(a)으로서 제 1및 제 2실리콘 산화막의 이중 적층 구조를 가지며, 상기 페리지역에서는 게이트산화막(b)으로서 제 2실리콘 산화막의 단일 구조를 가진다.
그러나, 종래의 기술에서는 제 1실리콘산화막을 제거하는 공정에서 세정액으로서 BOE를 사용하게 되는데, 상기 BOE의 성분인 NH3+성분에 의해 실리콘기판 표면이 데미지(DAMAGE)를 받게된다. 이로써 제 2실리콘산화막 성장의 두께 균일도에 영향을 주게 된다. 따라서, 게이트의 특성 및 누설전류 특성이 열화된다.
한편, O2플라즈마를 이용하여 감광막패턴을 제거하는 공정에서, 얇은 게이트산화막이 형성될 페리지역에 O2플라즈마가 노출되어 실리콘기판이 데미지를 받게된다. 이로써, 게이트산화막의 특성이 열화되는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 CH3COOH 및 HF가스를 100∼300sccm을 이용하여 페리지역의 제 1실리콘산화막을 제거하고, O3를 이용하여 감광막패턴을 제거함으로써, 실리콘기판 표면의 데미지를 방지하여 게이트의 특성 및 누설전류 특성을 개선할 수 있는 반도체소자의 게이트산화막 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 게이트산화막 제조방법은 셀지역과 페리지역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 제 1실리콘산화막을 형성하는 단계와, 제 1실리콘산화막 위에 상기 셀지역은 덮고 상기 페리지역은 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 이용하여 상기 제 1실리콘 산화막을 식각하여 상기 페리지역은 노출시키는 제 1실리콘산화막 패턴을 형성하는 단계와, O3가스를 이용하여 상기 감광막 패턴을 제거하는 단계와, 상기 구조의 기판 전면에 적어도 상기 제 1실리콘 산화막 두께보다 얇은 제 2실리콘 산화막 및 게이트전극용 도전막을 차례로 형성하는 단계와, 도전막과 제 2및 제 1실리콘 산화막을 선택 식각하여 상기 페리지역과 셀지역에 각각 게이트산화막 및 게이트전극을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 제 1실리콘 산화막의 식각공정은 공정챔버를 60∼100℃의 온도 및 100∼300Torr의 압력을 유지한 상태에서, 상기 공정챔버 내로 핫 N2버블링(bubbling)을 이용하여 증기화시킨 CH3COOH, HCOOH 및 C2H5COOH 중 어느 하나를 100∼200sccm을 유입시키고, 이와 동시에 HF가스를 100∼300sccm을 유입시키는 것이 바람직하다.
상기 감광막 패턴을 제거하는 공정은 공정챔버를 80∼120℃의 온도 및 100∼300Torr의 압력을 유지한 상태에서, Xe플래쉬 램프를 이용한 자외선 조사 및 이와 동시에 500∼2000sccm의 유량으로 O2가스를 공급시켜 생성된 O3가스에 의해 상기 감광막패턴을 제거하는 것이 바람직하다.
상기 제 1실리콘산화막 제거 공정과 상기 감광막 제거공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행하는 것이 바람직하다.
상기 감광막패턴을 제거한 다음, 상기 결과물에 제 1전세정 공정을 실시하여 상기 셀영역에 잔류된 감광막 찌꺼기 및 유기오염물을 제거하는 단계와, 제 1전세정 공정이 완료된 기판에 제 2전세정 공정을 실시하여 금속오염물을 제거하는 단계를 추가하는 것이 바람직하다.
상기 제 1전세정 공정은 감광막 패턴을 제거하는 공정과 동일한 공정조건 하에서 진행하는 것이 바람직하다.
상기 제 2전세정 공정은 공정챔버를 200∼300℃의 온도 및 10∼50토르의 압력을 유지한 상태에서, Cl2가스를 100∼200sccm으로 공급하는 것이 바람직하다.
상기 제 1전세정공정과 제 2전세정공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행하는 것이 바람직하다.
상기 제 1실리콘산화막 제거 공정, 상기 감광막 제거공정, 및 상기 제 1및 제 2전세정 공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로하여 본 발명에 따른 반도체소자의 게이트산화막 제조방법을 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 게이트산화막 제조방법을 설명하기 위한 공정단면도이다. 또한, 도 3은 본 발명에 따른 공정챔버의 개략도이다.
본 발명에 따른 반도체소자의 게이트산화막 제조방법은, 도 2a에 도시된 바와 같이, 먼저 셀지역과 페리지역이 정의된 반도체기판(10)을 제공한다. 이때, 상기 기판(1)에는 공지의 STI(Shallow Trench Isolation)공정에 의해 소자분리막(미도시) 및 웰(미도시) 등이 형성되어져 있다.
이어, 상기 기판(10) 위에 제 1실리콘 산화막(11)을 형성한다. 그런 다음, 상기 제 1실리콘 산화막(11)을 포함한 기판 전면에 감광막을 도포하고 노광 및 현상하여 셀지역을 덮고 페리지역을 노출시키는 감광막 패턴(12)을 형성한다.
이후, 도2b에 도시된 바와 같이, 상기 감광막 패턴(12)을 마스크로 이용하여 상기 제 1실리콘 산화막을 식각하여 셀지역은 덮고 페리지역을 오픈시키는 제 1실리콘산화막 패턴(11a)을 형성한다. 이때, 상기 제 1실리콘 산화막의 식각공정(20)은, 도 3에 도시된 바와 같이, 공정챔버(30)를 60∼100℃의 온도 및 100∼300Torr의 압력을 유지한 상태에서, 상기 공정챔버(30) 내로 CH3COOH(33)를 핫 N2(34)버블링(bubbling)을 이용하여 증기화(vaporizing)시킨 다음, 상기 증기화된 CH3COOH를 100∼200sccm을 유입시키고, 이와 동시에 HF가스(35)를 100∼300sccm을 유입시킨다. 도 3에서, 미설명된 도면부호 40은 기판을 나타낸 것이다.
이렇게 하면, 하기 (Ⅰ)식과 같이, 감광막패턴(12)에 의해 노출된 페리지역의 제 1실리콘산화막은 HF 및 CH3COOH과 반응하여 식각되고, 셀영역의 제 1실리콘산화막(11a)만이 잔류된다.
4HF + CH3COOH + SiO2 →SiF4 + 2H2O + CH3OH ………………(Ⅰ)
여기서, 상기 CH3COOH 가스 대신 H+를 제공할 수 있는 다른 종류의 가스, 예를들면 HCOOH 또는 C2H5COOH로 대체할 수도 있다.
이후, 도 2c에 도시된 바와 같이, 상기 감광막패턴을 제거한다. 이때, 상기 감광막 패턴 제거 공정(21)은, 도 3에 도시된 바와 같이, 먼저 공정챔버(30)를 80∼120℃의 온도 및 100∼300Torr의 압력을 유지한 상태에서, 제논 플래쉬 램프(xenon flash lamp)(31)를 이용하여 자외선(ultra violet)을 조사시키며, 이와 동시에 O2가스(32)를 500∼2000sccm으로 흘려주게 된다. 이로써, 하기 (Ⅱ) (Ⅲ)식과 같이, 생성된 O3가스를 이용하여, 도 2c에 도시된 바와 같이, 감광막 패턴을 제거한다.
O2 →O3 ………………(Ⅱ)
PR + O3 →CO2 + HO2………………(Ⅲ)
한편, 상기 제 1실리콘산화막 제거 공정과 상기 감광막 제거공정은 인-시튜(in-situ) 및 엑스-시튜(ex-situ) 중 어느 하나의 방식을 이용하여 진행한다.
이어, 도 2d에 도시된 바와 같이, 도 2c의 공정과 동일한 조건 하에서 제 2실리콘 산화막을 증착하기 이전에 제 1전세정 공정(22)을 실시하여 셀영역에 잔류된 감광막 찌꺼기 및 유기오염물을 제거한다. 이때, 상기 제 1전세정 공정(22)은, 도 3에 도시된 바와 같이, 공정챔버(30)를 80∼120℃의 온도 및 100∼300토르의 압력을 유지한 상태에서, 제논 플래쉬 램프(31)를 통해 자외선을 조사시키며, 이와 동시에 O2가스(32)를 500∼2000sccm으로 흘려주게 된다. 이로써, 생성된 O3가스를 이용하여 셀영역에 잔류된 감광막 찌꺼기 및 유기오염물을 제거한다.
그런 다음, 도 2e에 도시된 바와 같이, 상기 결과물에 제 2전세정 공정(23)을 실시하여 금속오염물을 제거하다. 이때, 상기 제 2전세정 공정(23)은 공정챔버(30)를 200∼300℃의 온도 및 10∼50토르의 압력을 유지한 상태에서, Cl2가스(HCl가스 포함)(36)를 100∼200sccm으로 흘려주게 된다. 이로써, 하기 (Ⅳ)식과 같은 화학반응에 의해 금속오염물(M+)을 제거한다.
Cl2 + 금속오염물(M+) →MCl………………(Ⅳ)
한편, 상기 제 1전세정공정(21)과 제 2전세정공정(22)은 인-시튜 및 엑스-시튜 중 어느 하나의 방식을 이용하여 진행한다. 뿐만 아니라, 본 발명에서는 상기 제 1실리콘산화막 제거 공정, 상기 감광막 제거공정, 및 상기 제 1및 제 2전세정 공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행할 수도 있다.
이후, 도 2f에 도시된 바와 같이, 상기 제 1및 제 2전세정공정이 완료된 기판 전면에 제 2실리콘 산화막(13)을 형성하고, 그 위에 게이트전극용 도전막(16)을 형성한다. 이때, 상기 제 2실리콘 산화막(13)은 적어도 제 1실리콘 산화막보다 얇게 형성하며, 바람직하게는 20∼300Å 두께로 형성한다. 또한, 상기 게이트전극용 도전막(16)으로는 다결정 실리콘막(14) 및 텅스텐막 또는 텅스텐 실리사이드막(16)이 차례로 적층된 구조, 또는 Ti막이나 TiN막 및 실리사이드막이 차례로 적층된 구조(도시되지 않음)를 이용할 수도 있다.
이어, 도 2g에 도시된 바와 같이, 상기 막들을 선택 식각하여 각각의 게이트산화막(c,d) 및 게이트전극(G3,G4)을 형성한다. 이때, 상기 셀지역에서는 게이트산화막(c)으로서 제 1및 제 2실리콘 산화막의 이중 적층 구조를 가지며, 상기 페리지역에서는 게이트산화막(d)으로서 제 2실리콘 산화막의 단일 구조를 가진다.
이상에서와 같이, 본 발명은 CH3COOH 및 HF가스를 100∼300sccm을 이용하여 페리지역의 제 1실리콘산화막을 제거함으로써, 기존의 BOE를 사용함에 따른 실리콘기판 표면의 데미지를 방지하여 게이트의 특성 및 누설전류 특성을 개선할 수 있으며, 이로써, 이 후의 제 2실리콘산화막 성장 시 산화막질을 향상시킬 수 있다.
또한, 본 발명은 O3를 이용하여 감광막패턴을 제거함으로써, 기존의 O2플라즈마를 사용함에 따른 실리콘기판 표면의 데미지를 방지하여 게이트의 특성 및 누설전류 특성을 개선할 수 있으며, 이로써, 이 후의 제 2실리콘산화막 성장 시 산화막질을 향상시킬 수 있다.
게다가, 본 발명은 제 2실리콘산화막을 성장시키기 이전에 2차에 걸친 전세정공정을 진행시켜 감광막 찌꺼기, 유기오염물 및 금속오염물을 제거함으로써, 금속오염물에 의한 전자 트랩(trap)을 방지하고, 게이트산화막의 누설전류 특성 향상, 소자의 신뢰도 증가와 수율 향상을 확보하는 이점이 있다.
한편, 본 발명은 페리지역의 제 1실리콘산화막을 제거하는 공정, 감광막 제거공정 및 제2실리콘산화막 성장 전세정공정을 하나의 공정챔버 내에서 인-시튜로 진행함으로써, 생산성을 향상시킨다. 뿐만 아니라, 본 발명은 기존의 세정액을 이용하는 방법 대신 가스를 이용함으로써, 환경친화적 공정을 적용시켜 반도체소자의 제조비용을 절감시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 게이트산화막 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 게이트산화막 제조방법을 설명하기 위한 공정단면도.
도 3은 본 발명에 따른 공정챔버의 개략도.
Claims (10)
- 셀지역과 페리지역이 정의된 반도체기판을 제공하는 단계와,상기 기판 전면에 제 1실리콘산화막을 형성하는 단계와,상기 제 1실리콘산화막 위에 상기 셀지역은 덮고 상기 페리지역은 노출시키는 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 마스크로 이용하여 상기 제 1실리콘 산화막을 식각하여 상기 페리지역은 노출시키는 제 1실리콘산화막 패턴을 형성하는 단계와,O3가스를 이용하여 상기 감광막 패턴을 제거하는 단계와,상기 구조의 기판 전면에 적어도 상기 제 1실리콘 산화막 두께보다 얇은 제 2실리콘 산화막 및 게이트전극용 도전막을 차례로 형성하는 단계와,상기 도전막과 제 2및 제 1실리콘 산화막을 선택 식각하여 상기 페리지역과 셀지역에 각각 게이트산화막 및 게이트전극을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 게이트산화막 제조방법.
- 제 1항에 있어서, 상기 제 1실리콘 산화막의 식각공정은 공정챔버를 60∼100℃의 온도 및 100∼300Torr의 압력을 유지한 상태에서, 상기 공정챔버 내로 핫 N2버블링(bubbling)을 이용하여 증기화시킨 CH3COOH, HCOOH 및 C2H5COOH 중 어느 하나를 100∼200sccm을 유입시키고, 이와 동시에 HF가스를 100∼300sccm을 유입시키는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 1항에 있어서, 상기 감광막 패턴을 제거하는 공정은 공정챔버를 80∼120℃의 온도 및 100∼300Torr의 압력을 유지한 상태에서, Xe플래쉬 램프를 이용한 자외선 조사 및 이와 동시에 500∼2000sccm의 유량으로 O2가스를 공급시켜 생성된 O3가스에 의해 상기 감광막패턴을 제거하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 1항에 있어서, 상기 제 1실리콘산화막 제거 공정과 상기 감광막 제거공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 1항에 있어서, 상기 제 1전세정 공정은 감광막 패턴을 제거하는 공정과 동일한 공정조건 하에서 진행하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 1항에 있어서, 상기 감광막패턴을 제거한 다음,상기 결과물에 제 1전세정 공정을 실시하여 상기 셀영역에 잔류된 감광막 찌꺼기 및 유기오염물을 제거하는 단계와,상기 제 1전세정 공정이 완료된 기판에 제 2전세정 공정을 실시하여 금속오염물을 제거하는 단계를 추가하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 6항에 있어서, 상기 제 2전세정 공정은 공정챔버를 200∼300℃의 온도 및 10∼50토르의 압력을 유지한 상태에서, Cl2가스를 100∼200sccm으로 공급하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 6항에 있어서, 상기 제 1전세정공정과 제 2전세정공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 1항에 있어서, 상기 제 1실리콘산화막 제거 공정 및 상기 감광막 제거공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
- 제 6항에 있어서, 상기 제 1및 제 2전세정 공정은 인-시튜 및 엑스-시튜 중 어느 하나의 방식에 의해 진행하는 것을 특징으로 하는 반도체소자의 게이트산화막 형성방법.
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2003
- 2003-12-23 KR KR10-2003-0095763A patent/KR100518236B1/ko not_active IP Right Cessation
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| KR20050064403A (ko) | 2005-06-29 |
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