KR100587610B1 - 반도체소자의 다중 레벨의 3차원 집적화 방법 - Google Patents

반도체소자의 다중 레벨의 3차원 집적화 방법 Download PDF

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Abstract

본 발명은 SOI기판을 적용한 반도체소자의 다중 레벨의 3차원 집적화 방법에 관해 개시한 것이다. 개시된 본 발명의 방법은 하부에는 식각정지층을 개재시켜 다층의 SOI산화층이 적층되고, 상부에는 불순물영역을 포함한 트랜지스터, 상기 불순물영역을 노출시키는 콘택, 상기 식각정지층 상부의 SOI산화층까지 형성된 디프콘택, 상기 콘택을 플러깅하는 제 1플러그 및 상기 디프콘택을 플러깅하는 제 2플러그가 형성되고, 그로부터 얻어지는 결과물 에는 상기 제 1및 제 2플러그와 연결되는 제 1본딩패드가 구비된 각각의 제 1SOI기판 및 제 2SOI기판을 제공하는 단계와, 상기 제 1SOI기판 위에 상기 제 2SOI기판을 접합시키되, 상기 제 1SOI기판과 제 2SOI기판 간의 접합면에는 각각의 제 1본딩패드가 서로 마주보도록 하는 단계와, 상기 제 2기판의 뒷면을 제거하여 상기 SOI산화층 및 제 2플러그를 노출시키는 단계와,상기 노출된 SOI산화층에 싱글 다마신 공정에 의해 상기 제 2기판의 제 2플러그와 연결되는 제 2본딩패드를 형성하는 단계를 반복하여 시행한다.

Description

반도체소자의 다중 레벨의 3차원 집적화 방법{method for intrgrating multi-level three-dimension in semiconductor}
도 1 및 도 2는 종래기술에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법을 설명하기 위한 공정별 단면도.
도 3 및 도 4는 본 발명에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법을 설명하기 위한 공정별 단면도.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 구체적으로는 SOI기판을 적용한 반도체소자의 다중 레벨의 3차원 집적화 방법에 관한 것이다.
3차원 집적을 위해, 소자가 형성된 제 1기판 상에 1~5㎛지름, 5~50㎛의 깊이를 가진 디프콘택(deep contact)에 플러그를 형성하여 다른 소자가 형성된 제 2기판과 연결될 스루홀 금속화 공정을 진행한다.
이러한 스루홀 금속화 공정을 통해 플러그를 형성시킨 제 1및 제 2기판을 서로 접합하고, 접합된 제 2기판의 뒷면을 얇게하여 플러그를 노출시키고, 노출된 제 2기판에 다시 제 3기판을 접합하고 얇게 하는 공정을 반복 시행하여 다중-레벨의 3 차원 집적을 형성한다.
도 1 및 도 2는 종래기술에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법은, 도 1에 도시된 바와 같이, 먼저 제 1플러그(5)가 구비된 제 1기판(1)을 제공한다. 이때, 상기 제 1플러그(5)는 소정의 하부구조를 가진 제 1기판과 이후의 공정에서 다른 제 2기판 간의 전기적 접촉을 위한 것으로서, 디프콘택 금속화공정을 통해 CVD방법에 텅스텐막(미도시)을 증착 및 식각하여 디프콘택을 플러깅(plugging)한 것이다. 이때, 상기 플러그(5)는 텅스텐막을 이용한 텅스텐-플러그, 또는 플레이팅(plating)공정에 의한 구리-플러그 중 어느 하나를 이용한다.
한편, 도 1에서 미설명된 도면부호 2는 트랜지스터를, 도면부호 3및 7은 절연막을, 도면부호 4는 트랜지스터의 소오스/드레인과 연결되는 콘택플러그를, 도면부호 6은 제 1구리 본딩패드를 각각 나타낸 것이다. 또한, 도면부호 5a는 균열 결함이 발생된 것을 보인 것이다.
이어, 디프콘택 금속화 공정을 통해 제작된 제 2플러그(15)가 구비된 제 2기판(11)을 제공한 후, 도 2에 도시된 바와 같이, 제 1기판(1)과 제 2기판(11)을 접합시킨다. 이때, 제 1기판(1)과 제 2기판(11)의 접합면에는 제 1구리 본딩패드(6)와 제 2구리 본딩패드(17)가 맞닿게 접합시킨다. 즉, 상기 제 1및 제 2구리 본딩패드를 통해 제 1및 제 2기판 간 페이스 대 페이스(face to face)금속접합을 실시한다.
한편, 도 2에서 미설명된 도면부호 12는 트랜지스터를, 도면부호 13및 16은 절연막을, 도면부호 14는 트랜지스터의 소오스/드레인과 연결되는 콘택플러그를, 도면부호 17은 제 2구리 본딩패드를 각각 나타낸 것이다.
그런다음, 제 2기판의 뒷면을 얇게 그라인딩시켜 제 2플러그를 노출시킨다.
이후, 도면에 도시되지는 않았지만, 제 2플러그가 노출된 제 2기판 면에 다시 제 3기판을 접합하고 얇게 하는 공정을 반복 시행하여 다중-레벨의 3차원 집적을 형성한다.
그러나, 종래의 기술에서는 기판 간의 전기적 접촉을 위한 디프콘택 금속화공정으로 CVD방법에 의한 텅스텐막(또는 구리막)을 디프콘택 내에 플러깅(plugging)하는 경우, 1㎛ 이상의 두꺼운 텅스텐막이 필요하게 된다. 이로써, 스트레스 누적에 따른 텅스텐막의 필 오프(peel-off) 현상이 발생된다. 또한, 플러그를 두껍게 할 수 없음에 따라, 콘택을 완전히 매립시키지 못하거나, 디프콘택의 프로파일(profile) 불량, 콘택 입구에 형성되는 오버행(overhang) 등의 문제로 디프콘택 내부에 균열 결함(seam defect) 같은 공간이 발생하게 된다.(도 1의 도면부호 5a 및 도 2의 도면부호 15a로 나타냄)
따라서, 이러한 균열 결함이 발생됨에 따라, 기판 뒷면을 얇게하여 플러그를 오픈하는 연마 및 식각공정을 진행하는 경우 결함이 발생된 부위가 노출되며, 노출된 부위 내부로 케미컬 잔류물이 잔류하게 된다. 이로써, 후속공정에서 누출되어 접합면 분리 또는 상부 필름의 필-오프 등 불량을 유발하는 문제점이 있다.
따라서, 상기 문제점을 해결하기 위해, 본 발명의 목적은 다층의 SOI산화층이 구비된 SOI기판 상에 디프콘택 및 제 2플러그를 형성하고 이들 기판을 접합시켜 기판 간 3차원 집적을 이룸으로써, 디프콘택 불량에 의한 필링이나 본딩패드의 평탄도 불량에 의해 접합된 기판의 탈리없이 양호한 웨이퍼 레벨의 3차원 집적을 이룰 수 있는 반도체소자의 다중 레벨의 3차원 집적화 방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법은 하부에는 식각정지층을 개재시켜 다층의 SOI산화층이 적층되고, 상부에는 불순물영역을 포함한 트랜지스터, 상기 불순물영역을 노출시키는 콘택, 상기 식각정지층 상부의 SOI산화층까지 형성된 디프콘택, 상기 콘택을 플러깅하는 제 1플러그 및 상기 디프콘택을 플러깅하는 제 2플러그가 형성되고, 그로부터 얻어지는 결과물 에는 상기 제 1및 제 2플러그와 연결되는 제 1본딩패드가 구비된 각각의 제 1SOI기판 및 제 2SOI기판을 제공하는 단계와, 상기 제 1SOI기판 위에 상기 제 2SOI기판을 접합시키되, 상기 제 1SOI기판과 제 2SOI기판 간의 접합면에는 각각의 제 1본딩패드가 서로 마주보도록 하는 단계와, 상기 제 2기판의 뒷면을 제거하여 상기 SOI산화층 및 제 2플러그를 노출시키는 단계와, 상기 노출된 SOI산화층에 싱글 다마신 공정에 의해 상기 제 2기판의 제 2플러그와 연결되는 제 2본딩패드를 형성하는 단계를 반복하여 시행하는 것을 특징으로 한다.
상기 식각정지층은 SiNx 및 SiCxOy 중 어느 하나의 계열의 막을 이용하는 것이 바람직하다. 또한, 상기 식각정지층은 기판 표면으로부터 5~50㎛의 깊이에서 300~3000Å의 두께로 형성하는 것이 바람직하다.
상기 식각정지층 하부의 SOI산화층은 3000~20000Å 두께로 형성하는 것이 바람직하다.
상기 디프콘택은 1~5㎛의 지름 및 5~50㎛의 깊이를 갖도록 형성하는 것이 바람직하다.
상기 디프콘택과 상기 제 2플러그 사이에 스텝 커버리지를 30% 이상으로 하여 SiNx막 및 SiOx막을 연속하여 형성하는 단계를 추가하는 이 바람직하다.
상기 콘택과 상기 제 1플러그 사이에는 Ti, TiN 및 TiW 중 어느 하나 또는 이들의 적층막을 100~ 1000Å 두께로 형성하는 단계를 더 추가하는 것이 바람직하다.
상기 제 1플러그 및 제 2플러그는 CVD공정으로 텅스텐막을 0.1 ~ 1.5㎛두께로 형성하고 나서 평탄화하여 형성하는 것이 바람직하다.
상기 제 2본딩패드는 구리막을 이용하여 0.3 ~ 2.0㎛ 두께로 형성하는 것이 바람직하다.
상기 제 2본딩패드를 형성한 다음, 상기 제 2기판의 노출된 SOI산화층을 습식식각 및 건식식각 중 어느 하나의 식각공정을 실시하여 0.1 ~ 1.0㎛ 두께로 리세스하는 단계를 더 추가하는 것이 바람직하다.
상기 제 1및 제 2SOI기판 간의 접합 공정은 300~600℃ 온도에서 열처리하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법을 설명하기로 한다.
도 3 및 도 4는 본 발명에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 다중 레벨의 3차원 집적화 방법은, 도 3에 도시된 바와 같이, 도 3에 도시된 바와 같이, 먼저 각각의 제 1SOI기판(31) 및 제 2SOI기판(미도시)을 제공한다. 이때, 상기 제 1SOI기판(31)은 하부에는 식각정지층(33)을 개재시켜 다층의 SOI산화층(32a,32b)이 적층되고, 상부에는 불순물영역을 포함한 트랜지스터(34), 불순물영역을 노출시키는 콘택(36a), 식각정지층 상부의 SOI산화층(32b)까지 형성된 디프콘택(36b), 콘택(36a)을 플러깅하는 제 1플러그(37) 및 디프콘택(36b)을 플러깅하는 제 2플러그(38)가 형성되고, 그로부터 얻어지는 결과물에는 상기 제 1및 제 2플러그(37)(38)와 연결되는 제 1본딩패드(40)가 구비되어 있다. 여기서, 식각정지층(33)은 기판 표면으로부터 5~50㎛의 깊이에서 300~3000Å의 두께로 형성하며, 재질로는 SiNx 및 SiCxOy 중 어느 하나의 계열의 막을 이용한다. 상기 식각정지층(33) 하부의 SOI산화층(32a)은 3000~20000Å 두께로 형성한다.
상기 디프콘택은 1~5㎛의 지름 및 5~50㎛의 깊이를 갖도록 형성하는 것이 바람직하다. 상기 디프콘택(36b)과 상기 제 2플러그(39) 사이에 스텝 커버리지를 30% 이상으로 하여 SiNx막 및 SiOx막(미도시)을 연속하여 형성할 수도 있다. 또한, 콘택(36a)과 제 1플러그(37) 사이에는 Ti, TiN 및 TiW 중 어느 하나 또는 이들의 적 층막(미도시)을 100~ 1000Å 두께로 형성할 수도 있다.
또한, 상기 제 1플러그(37) 및 제 2플러그(38)는 CVD공정으로 텅스텐막을 0.1 ~ 1.5㎛두께로 형성하고 나서 평탄화하여 형성한다.
도 3에서 미설명된 도면부호 35 및 39는 절연막을 나타낸 것이고, 도면부 37a는 균열 결함을 나타낸 것이다.
한편, 상기 제 2SOI기판은 제 1기판과 동일한 구조로 형성되어 있다.
이어, 도 4에 도시된 바와 같이, 제 1SOI기판(31) 위에 제 2SOI기판(41)을 올려놓고 나서, 300~600℃ 온도에서 열처리시켜 이들 양기판을 접합시킨다. 이때, 제 1SOI기판(31)과 제 2SOI기판(41) 간의 접합면에는 각각의 제 1본딩패드(40)(50)가 서로 마주보도록 한다.
그런다음, 제 2기판(41)의 뒷면을 제거하여 SOI산화층(42a) 및 제 2플러그(48)를 노출시킨다.
이후, 노출된 SOI산화층에 싱글 다마신 공정을 진행하여 제 2기판의 제 2플러그(48)와 연결되는 제 2본딩패드(51)를 형성한다. 이때, 제 2본딩패드(51)는 구리막을 이용하여 0.3 ~ 2.0㎛ 두께로 형성한다.
한편, 제 2본딩패드(51)를 형성한 다음, 제 2기판의 노출된 SOI산화층(42a)을 습식식각 및 건식식각 중 어느 하나의 식각공정을 실시하여 0.1 ~ 1.0㎛ 두께로 리세스시켜 이후의 공정에서 제 3기판의 본딩패드와의 접합을 용이하게 한다. 이때, 상기 식각공정을 통해 제 2기판의 실리콘층은 완전히 제거되고, SOI산화층(42a)의 평탄도 및 두께 균일도는 최초 제 2SOI기판 형성 시 균일도에서 ±10% 이 상 증가하지 않도록 한다.
이상에서 설명한 바와 같이, 다층의 SOI산화층이 구비된 SOI기판 상에 기판 간 통정을 위한 디프콘택 및 제 2플러그를 형성하여 기판 간 3차원 집적을 이룸으로써, 디프콘택 불량에 의한 필링이나 본딩패드의 평탄도 불량에 의해 접합된 기판의 탈리없이 양호한 웨이퍼 레벨의 3차원 집적을 이룰 수 있다.
또한, 본 발명은 SOI기판을 접합시킨 다음, 기판의 노출된 부위를 리세스시켜 이후의 공정에서 제 3기판의 본딩패드와의 접합을 용이하게 하는 이점이 있다.
한편, 본 발명은 금속 간 접합을 통한 웨이퍼 레벨 3차원 집적 뿐만 아니라 절연막 접합을 통한 웨이퍼 레벨 3차원 집적 방법에도 적용가능하며, 칩과 칩 간의 다층 집적 및 칩과 웨이퍼 간의 다층 집적 등을 시도할 수 있다.

Claims (11)

  1. 하부에는 식각정지층을 개재시켜 다층의 SOI산화층이 적층되고, 상부에는 불순물영역을 포함한 트랜지스터, 상기 불순물영역을 노출시키는 콘택, 상기 식각정지층 상부의 SOI산화층까지 형성된 디프콘택, 상기 콘택을 플러깅하는 제 1플러그 및 상기 디프콘택을 플러깅하는 제 2플러그가 형성되고, 그로부터 얻어지는 결과물 에는 상기 제 1및 제 2플러그와 연결되는 제 1본딩패드가 구비된 각각의 제 1SOI기판 및 제 2SOI기판을 제공하는 단계와,
    상기 제 1SOI기판 위에 상기 제 2SOI기판을 접합시키되, 상기 제 1SOI기판과 제 2SOI기판 간의 접합면에는 각각의 제 1본딩패드가 서로 마주보도록 하는 단계와,
    상기 제 2기판의 뒷면을 제거하여 상기 SOI산화층 및 제 2플러그를 노출시키는 단계와,
    상기 노출된 SOI산화층에 싱글 다마신 공정에 의해 상기 제 2기판의 제 2플러그와 연결되는 제 2본딩패드를 형성하는 단계를 반복하여 시행하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  2. 제 1항에 있어서, 상기 식각정지층은 SiNx 및 SiCxOy 중 어느 하나의 계열의 막을 이용하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  3. 제 1항에 있어서, 상기 식각정지층은 상기 다중의 SOI산화층 사이에 개재시키되, 상기 기판 표면으로부터 5~50㎛의 깊이에서 300~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  4. 제 1항에 있어서, 상기 식각정지층 하부의 SOI산화층은 3000~20000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  5. 제 1항에 있어서, 상기 디프콘택은 1~5㎛의 지름 및 5~50㎛의 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  6. 제 1항에 있어서, 상기 디프콘택과 상기 제 2플러그 사이에 스텝 커버리지를 30% 이상으로 하여 SiNx막 및 SiOx막을 연속하여 형성하는 단계를 추가하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  7. 제 1항에 있어서, 상기 콘택과 상기 제 1플러그 사이에는 Ti, TiN 및 TiW 중 어느 하나 또는 이들의 적층막을 100~ 1000Å 두께로 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  8. 제 1항에 있어서, 상기 제 1플러그 및 제 2플러그는 CVD공정으로 텅스텐막을
    0.1 ~ 1.5㎛두께로 형성하고 나서 평탄화하여 형성하는 것을 특징으로 하는 반도체 소자의 다중 레벨의 3차원 집적화 방법.
  9. 제 1항에 있어서, 상기 제 2본딩패드는 구리막을 이용하여 0.3 ~ 2.0㎛ 두께로 형성하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  10. 제 1항에 있어서, 상기 제 2본딩패드를 형성한 다음, 상기 제 2기판의 노출된 SOI산화층을 습식식각 및 건식식각 중 어느 하나의 식각공정을 실시하여 0.1 ~ 1.0㎛ 두께로 리세스하는 단계를 더 추가하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
  11. 제 1항에 있어서, 상기 제 1및 제 2SOI기판 간의 접합 공정은 300~600℃ 온도에서 열처리하는 것을 특징으로 하는 반도체소자의 다중 레벨의 3차원 집적화 방법.
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