KR100586544B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 소정의 하부 구조 및 게이트 전극이 형성된 반도체 기판에 게이트 스페이서 질화막을 증착하는 단계와; 상기 게이트 스페이서 질화막을 증착한 결과물에 비트라인 노드 콘택만 오픈되도록 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 할로 임플란트 공정을 진행하는 단계와; 상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각하는 단계와; 상기 감광막 패턴을 제거한 후 셀 스페이서 질화막을 증착하고 층간 절연막으로 상기 결과물을 매립시키는 단계와; 상기 층간 절연막 상에 랜딩플러그 콘택 마스크를 형성한 후 상기 셀 스페이서 질화막을 식각하는 단계를 포함하여 구성된다. 이와 같은 반도체 소자의 제조 방법에 의하면, 비트라인 노드 콘택부 할로 주입시 게이트 스페이서 식각 공정을 1차로 실시한 후 비트라인 노드 콘택부와 스토리지 노드 콘택부의 스페이서 질화막을 동시에 식각함으로써, 스페이서 두께를 별도의 마스킹 공정 없이 조절함으로써 공정을 단순화할 뿐만 아니라 소자의 특성 열화를 방지할 수 있다.The present invention includes the steps of depositing a gate spacer nitride film on a semiconductor substrate on which a predetermined substructure and a gate electrode are formed; Forming a photoresist pattern on the resultant of depositing the gate spacer nitride layer such that only a bit line node contact is opened; Performing a halo implant process using the photoresist pattern as a mask; Etching the gate spacer of the bit line node contact by performing an etching process using the photoresist pattern as an etching mask; Removing the photoresist pattern, depositing a cell spacer nitride layer, and filling the resultant with an interlayer insulating film; And forming a landing plug contact mask on the interlayer insulating layer and etching the cell spacer nitride layer. According to the method of fabricating the semiconductor device, the spacer thickness is separately masked by first performing the gate spacer etching process during the injection of the bit line node contact portion halo and then simultaneously etching the spacer nitride films of the bit line node contact portion and the storage node contact portion. Controlling without the process not only simplifies the process but also prevents deterioration of device characteristics.
할로 임플란트, 비트라인, 스페이서, 스토리지 노드, 리프레시Halo Implants, Bitlines, Spacers, Storage Nodes, Refresh
Description
도1a 내지 도1h는 본 발명에 의한 반도체 소자의 제조 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.1A to 1H are sequential process cross-sectional views showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
도2a 내지 도2b는 본 발명에 의한 반도체 소자의 제조 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.2A to 2B are sequential process cross-sectional views showing a second embodiment of the method of manufacturing a semiconductor device according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 실리콘 기판 102 : 필드 산화막100
104 : 게이트 전극 106 : 소오스/드레인104: gate electrode 106: source / drain
108 : 게이트 스페이서 110 : 감광막 패턴108: gate spacer 110: photosensitive film pattern
112 : 할로 임플란트 영역 114 : 셀 스페이서 질화막112: halo implant region 114: cell spacer nitride film
116 : 층간 절연막 116: interlayer insulating film
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 별도의 마스크 공정 없이 비트라인 노드 콘택부와 스페이서 노드 콘택부의 스페이서 두께를 달리함으로써 공정을 단순화하고 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a semiconductor capable of simplifying a process and improving refresh characteristics of a device by changing a spacer thickness of a bit line node contact portion and a spacer node contact portion without a separate mask process. A method for manufacturing a device.
DRAM(Dynamic Random Access Memory)의 가장 기본적인 셀 구조는 트랜지스터 1개와 커패시터 1개로 구성된다. 대개, DRAM은 커패시터에 정보를 저장하는 방식으로 데이터의 기록이 가능하고, 전원 공급이 중단되면 기록된 데이터를 손실하는 휘발성이기 때문에 기록된 데이터를 계속 유지하기 위해서 주기적인 리프레쉬가 필요하다. The most basic cell structure of DRAM (Dynamic Random Access Memory) consists of one transistor and one capacitor. Usually, DRAMs can write data by storing information in a capacitor, and because of the volatile loss of the written data when the power supply is interrupted, periodic refresh is necessary to keep the recorded data.
한편, 고집적 메모리 소자의 디자인 룰(Design Rule)은 1Mbit-급 DRAM(Dynamic Random Access Memory) 시대의 약 1㎛ 수준에서, Gbit-급 DRAM에서는 약 0.15㎛ 수준으로 작아지고 있다. 이에 따라, DRAM의 소자 축소화에 따라 리프레쉬 특성이 악화되지 않도록 개선해야만 한다. 즉, 셀 어레이 개수의 증가 및 게이트길이의 면적 감소 및 얕은 접합 형성에 따라 접합 누설 전류량이 증가하기 때문이다.On the other hand, the design rule of the highly integrated memory device has decreased from about 1 μm in the 1 Mbit-class Dynamic Random Access Memory (DRAM) era to about 0.15 μm in the Gbit-class DRAM. Accordingly, the refresh characteristics must be improved so as not to deteriorate with shrinking DRAM elements. That is, the amount of junction leakage current increases as the number of cell arrays increases, the area of gate length decreases, and the shallow junction is formed.
또한, 게이트전극과 스토리지노드 콘택간의 공간 즉, 스페이서 두께 감소와 스토리지노드 콘택과 필드 산화막 공간이 감소함에 따라 스토리지노드로 사용되는 도프트 폴리실리콘으로부터 고농도 P(phosphrus) 아웃-디퓨전(out diffusion)에 의해 채널의 게이트에지와 과도한 오버랩으로 GILD(Gate Induced Drain Leakage) 효 과를 유발하며 필드 산화막의 에지에 P의 축적(pile-up)으로 인한 험프(hump)가 유발되는 문제점이 있었다. 이에 따라, GIDL 효과에 의해 접합 누설 전류가 커져 소자의 리프레시 특성을 저하시키는 문제점이 있었다. In addition, as the space between the gate electrode and the storage node contact, that is, the spacer thickness decreases, and the storage node contact and the field oxide space decrease, high concentration P (phosphrus) out-diffusion is used from the dope polysilicon used as the storage node. As a result, GILD (Gate Induced Drain Leakage) effect occurs due to excessive overlap with the gate edge of the channel, and there is a problem that a hump is caused due to the accumulation of P at the edge of the field oxide layer. Accordingly, there is a problem in that the junction leakage current increases due to the GIDL effect, thereby lowering the refresh characteristics of the device.
상기와 같은 문제점을 해결하기 위해서는 스토리지 노드와 콘택간의 스페이서 두께 조절이 중요하며, 또한 비트라인 노드 콘택의 경우에도 스페이서 두께에 따라 저항의 변화가 급격하여 비트라인 노드와 콘택간의 스페이서 두께 조절이 중요하다. In order to solve the above problems, it is important to adjust the spacer thickness between the storage node and the contact, and also in the case of the bitline node contact, the resistance change is rapidly changed according to the spacer thickness, so it is important to adjust the spacer thickness between the bitline node and the contact. .
그런데, 비트라인 노드와 스토리지 노드부의 스페이서 두께를 다르게 조절하면 소자의 특성은 양호하나, 현재의 공정에서는 사이드월 스페이서를 1 Step으로 형성하기 때문에 각 노드의 스페이서 두께가 동일하게 만들어진다. 그리하여 각 노드별 사이드월 스페이서의 두께 변화를 주기 위해서는 마스크 공정이 추가되는 공정 단계 증가의 문제점이 있다.However, if the spacer thickness of the bit line node and the storage node are adjusted differently, the device characteristics are good. However, in the current process, since the sidewall spacer is formed in one step, the spacer thickness of each node is made the same. Therefore, there is a problem of increasing a process step in which a mask process is added to change the thickness of sidewall spacers for each node.
상기와 같은 문제점을 해결하기 위한 본 발명은 할로 임플란트 마스크를 이용하여 비트라인 노드 콘택부의 게이트 스페이서를 1차로 식각하고 후속 공정시 비트라인 노드 콘택 부와 스토리지 노드 콘택부의 셀 스페이서 질화막을 동시에 식각함으로써, 비트라인 노드 콘택 스페이서와 스토리지 노드 콘택 스페이서 두께를 별도의 마스크 공정을 진행하지 않고도 조절할 수 있도록 하는 반도체 소자의 제조 방법을 제공하기 위한 것이다.
The present invention for solving the above problems by first etching the gate spacer of the bit line node contact portion using a halo implant mask and simultaneously etching the cell spacer nitride film of the bit line node contact portion and the storage node contact portion in a subsequent process, The present invention provides a method of manufacturing a semiconductor device in which the thicknesses of a bit line node contact spacer and a storage node contact spacer can be adjusted without a separate mask process.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조 및 게이트 전극이 형성된 반도체 기판에 게이트 스페이서 질화막을 증착하는 단계와; 상기 게이트 스페이서 질화막을 증착한 결과물에 비트라인 노드 콘택만 오픈되도록 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 할로 임플란트 공정을 진행하는 단계와; 상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각하는 단계와; 상기 감광막 패턴을 제거한 후 셀 스페이서 질화막을 증착하고 층간 절연막으로 상기 결과물을 매립시키는 단계와; 상기 층간 절연막 상에 랜딩플러그 콘택 마스크를 형성한 후 상기 셀 스페이서 질화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.The present invention for realizing the above object comprises the steps of: depositing a gate spacer nitride film on a semiconductor substrate on which a predetermined substructure and a gate electrode are formed; Forming a photoresist pattern on the resultant of depositing the gate spacer nitride layer such that only a bit line node contact is opened; Performing a halo implant process using the photoresist pattern as a mask; Etching the gate spacer of the bit line node contact by performing an etching process using the photoresist pattern as an etching mask; Removing the photoresist pattern, depositing a cell spacer nitride layer, and filling the resultant with an interlayer insulating film; And etching the cell spacer nitride film after forming a landing plug contact mask on the interlayer insulating film.
상기 본 발명에 의한 반도체 소자의 제조 방법은, 할로 임플란트 마스크 공정시 비트라인 노드만을 오픈하고 임플란트 공정 후 SAC 식각 공정을 진행하여 비트라인 노드 콘택 부분만 1차로 스페이서 식각 공정을 진행하고 나서, 후속 공정시 비트라인 노드 콘택 부와 스토리지 노드 콘택부의 셀 스페이서 질화막을 동시에 식각함으로써, 비트라인 노드 콘택 스페이서와 스토리지 노드 콘택 스페이서 두께를 별도의 마스크 공정을 진행하지 않고도 조절할 수 있다. In the method of manufacturing a semiconductor device according to the present invention, only a bit line node is opened during a halo implant mask process, a SAC etching process is performed after an implant process, and only a bit line node contact portion is first subjected to a spacer etching process. By simultaneously etching the cell spacer nitride film of the bit line node contact portion and the storage node contact portion, the thickness of the bit line node contact spacer and the storage node contact spacer may be adjusted without performing a separate mask process.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same symbols and names.
도1a 내지 도1h는 본 발명에 의한 반도체 소자의 제조 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.1A to 1H are sequential process cross-sectional views showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 필드 산화막(102)을 형성하여 활성 영역과 비활성 영역을 정의한다. 그리고 상기 실리콘 기판 상부에 통상의 게이트 형성 공정을 진행하여 게이트 전극(104)을 패터닝한 후에 소정의 이온 주입 공정을 진행하여 실리콘 기판(100)에 소오스/드레인 접합 영역(106)을 형성한다. 그런 다음 게이트 스페이서 질화막(108)을 30~100Å 두께 증착한다.First, as shown in FIG. 1A, a
이어서, 도1b에 도시된 바와 같이 비트라인 노드 콘택(BLC)만 오픈되도록 감광막 패턴(110)을 형성한 후에 도1c에 도시된 바와 같이 할로 임플란트 공정을 진행하여 도1d에 도시된 바와 같이 할로 임플란트(doping) 영역(112)을 형성한다.Subsequently, as shown in FIG. 1B, the
그후, 상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각한 후 도1e에 도시된 바와 같이 감광막(110)을 제거한다.Thereafter, an etching process using the photoresist pattern as an etching mask is performed to etch the gate spacer of the bit line node contact, and then the
그런 다음, 셀 스페이서 질화막(114)을 도1f에 도시된 바와 같이 30~100Å 두께 증착하고, 층간 절연막(116)을 증착하여 상기 결과물을 매립시킨다. Thereafter, the cell
그리고 나서, 랜딩플러그 콘택(LPC) 마스크(118)를 도1g에 도시된 바와 같이 상기 비트라인 노드 콘택 및 스토리지 노드 콘택이 오픈되도록 층간 절연막(116) 상에 형성한다.Then, a landing plug contact (LPC)
이후, 상기 랜딩 플러그 콘택 마스크(118)를 이용한 식각 공정을 진행하여 상기 셀 스페이서 질화막(114)를 식각한 후에 랜딩 플러그 폴리(120)를 증착한다. 그리고 도1h에 도시된 바와 같이 화학 기계적 연마 공정을 통한 평탄화를 진행한다. Thereafter, an etching process using the landing
도2a 내지 도2b는 본 발명의 반도체 소자의 제조 방법의 제 2 실시예를 나타낸 도면으로, 비트라인 콘택 노드(BLC)만 오픈되도록 감광막 패턴(210)을 형성하는 단계까지는 상기 제 1 실시예와 동일하다. 2A to 2B are diagrams illustrating a second embodiment of a method of fabricating a semiconductor device according to an embodiment of the present invention. Until the formation of the
상기 감광막 패턴을 식각 마스크로 이용하여 도2a에 도시된 바와 같이 비트라인 콘택 노드를 식각한 후에 도2b에 도시된 바와 같이 할로 임플란트 공정을 진행하여 할로 임플란트 영역(212)을 형성한다. Using the photoresist pattern as an etch mask, the bit line contact node is etched as shown in FIG. 2A and then the halo implant process is performed as shown in FIG. 2B to form a
이후의 공정은 제 1 실시예와 동일하게 진행하여 랜딩 플러그 및 비트라인을 형성한다. Subsequent processes proceed in the same manner as in the first embodiment to form landing plugs and bit lines.
상기 본 발명에 의한 반도체 소자의 제조 방법은, 비트라인 노드 콘택 마스크를 게이트 스페이서 상에 형성하고, 비트라인 노드 콘택부가 게이트 스페이서에 의해 베리어된 상태에서 할로 임플란트 공정을 진행한 후 비트라인 노드 콘택 마스크를 이용하여 SAC 식각을 실시한다. 그리고, 셀 스페이서 질화막을 증착하고 랜딩 플러그 콘택 식각시 비트라인 노드 콘택과 스토리지 노드 콘택을 동시에 식각함으로써, 비트라인 노드 콘택의 스페이서 두께 "A"와 스토리지 노드 콘택의 스페이서 두께 "B"가 서로 다르게 되도록 함으로써, 각 노드별 스페이서의 두께를 별도의 사진 공정을 진행하지 않고도 각각 다르게 형성하여 소자의 특성이 양호하다.In the method of manufacturing a semiconductor device according to the present invention, the bit line node contact mask is formed on the gate spacer, and the bit line node contact mask is formed after the halo implant process is performed with the bit line node contact portion barriered by the gate spacer. SAC etching is performed using. By depositing the cell spacer nitride layer and simultaneously etching the bit line node contact and the storage node contact during the landing plug contact etching, the spacer thickness “A” of the bit line node contact and the spacer thickness “B” of the storage node contact are different from each other. As a result, the thickness of the spacer for each node is formed differently without performing a separate photo process, thereby improving the characteristics of the device.
상기한 바와 같이 본 발명은 비트라인 노드 콘택 스페이서와 스토리지 노드 콘택 스페이서 두께를 별도의 마스크 공정을 진행하지 않고도 조절함으로써, 공정을 단순화할 수 있는 이점이 있다.As described above, the present invention has an advantage of simplifying the process by adjusting the thickness of the bit line node contact spacer and the storage node contact spacer without performing a separate mask process.
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