KR100317196B1 - A method of forming plugs in semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 비트라인 또는 스토리지 노드와 트랜지스터의 활성영역을 전기적으로 연결하는 플러그의 형성을 게이트라인 사이의 간격을 조절하여 형성하고 또한 게이트의 측벽 스페이서를 활용하여 활성영역에만 자기정렬된(self-aligned) 플러그를 형성하여 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 반도체장치의 자기정렬된 콘택플러그 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 플러그 형성방법은 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막을 개재하고 캡절연막을 갖는 복수개의 게이트라인을 형성하는 단계와, 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 활성영역 게이트라인의 측면에 저농도 불순물 확산영역의 일부를 노출시키는 측벽 스페이서를 절연물로 형성하고, 필드영역의 게이트라인 사이는 절연물로 충전시키는 단계와, 활성영역에 측벽 스페이서를 이용하여 고농도 불순물 확산영역을 형성하는 단계와, 노출된 불순물 확산영역과 접촉하며 활성영역의 측벽 스페이서가 이루는 공간을 충전하는 도전성 플러그를 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a plug of a semiconductor device. In particular, a plug for electrically connecting a bit line or a storage node and an active region of a transistor is formed by controlling a gap between a gate line and a sidewall spacer of a gate. The present invention relates to a method for forming a self-aligned contact plug of a semiconductor device which utilizes a self-aligned plug only in an active region to secure process margins and reduce overall process steps. A plug forming method of a semiconductor device according to the present invention includes forming a plurality of gate lines having a cap insulating film and interposing a gate insulating film on a semiconductor substrate having defined field and active regions, and forming a low concentration impurity diffusion region in the active region. Forming a sidewall spacer that exposes a portion of the low concentration impurity diffusion region on the side of the active region gate line with an insulator, and filling the gate line of the field region with the insulator, and using the sidewall spacer in the active region. Forming a high concentration impurity diffusion region, and forming a conductive plug in contact with the exposed impurity diffusion region and filling a space formed by the sidewall spacers of the active region.
Description
본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 비트라인 또는 스토리지 노드와 트랜지스터의 활성영역을 전기적으로 연결하는 플러그의 형성을 게이트라인 사이의 간격을 조절하여 형성하고 또한 게이트의 측벽 스페이서를 활용하여 활성영역에만 자기정렬된(self-aligned) 플러그를 형성하여 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 반도체장치의 자기정렬된 콘택플러그 형성방법에 관한 것이다..BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a plug of a semiconductor device. In particular, a plug for electrically connecting a bit line or a storage node and an active region of a transistor is formed by controlling a gap between a gate line and a sidewall spacer of a gate. The present invention relates to a method of forming a self-aligned contact plug of a semiconductor device which utilizes a self-aligned plug only in an active region to secure process margins and reduce overall process steps.
차세대 고집적소자 형성공정중 곤란한 점의 하나는 0.2㎛ 이하의 홀(hole)을 패터닝하는 문제이다. 현재 일반적으로 사용되는 사진공정장비로 요구되는 해상도와 설계상의 오버레이 마진을 만족시키기 곤란하다.One of the difficulties in the next generation of highly integrated device formation process is the problem of patterning holes of 0.2 μm or less. It is difficult to meet the resolution and design overlay margin required by the photo processing equipments currently used.
이러한 문제점을 극복하기 위해 사용되는 방법이 자기정렬콘택(self-aligned contact) 형성방법이다. 산화막/질화막의 식각선택비가 큰 식각공정을 질화실리콘 배리어막이 형성된 셀부 콘택형성공정에 이용하므로서 오버레이 마진을 늘릴수 있고, 식각 프로파일을 경사지게 형성하므로서 최대 선폭(critical dimension)을 0.2㎛ 이하로 형성할 수 있다.The method used to overcome this problem is a method of forming a self-aligned contact. By using the etching process with a large etching selectivity of the oxide film / nitride film in the cell contact forming process in which the silicon nitride barrier film is formed, the overlay margin can be increased, and the etch profile is inclined to form a maximum critical dimension of 0.2 μm or less. have.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 콘택 플러그 형성방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the prior art.
도 1a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(11)이 형성 반도체기판인 실리콘기판(10)상에 게이트절연막(12)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막(14)을 증착하여 형성한 후, 식각마스크(도시안함)를 질화막(14)상에 형성하는 사진식각공정(photolithography)을 실시하여 질화막, 폴리실리콘층, 그리고 게이트절연막의 식각마스크로 보호되지 않는 부위를 제거하여 워드라인인 게이트라인(13)을 패터닝하여 형성한다.Referring to FIG. 1A, a trench insulating field oxide layer 11 defining an active region and a field region is formed on a silicon substrate 10, which is a semiconductor substrate, to form a gate oxide layer 12 as a thermal oxide layer, and then doping for gate formation. Formed by depositing the formed polysilicon layer and then depositing the nitride film 14 with a capping insulating film thereon, and then performing a photolithography process to form an etch mask (not shown) on the nitride film 14. By removing the portions not protected by the etch mask of the nitride film, the polysilicon layer, and the gate insulating film, the gate line 13 as a word line is patterned.
그 다음, 워드라인(13)를 이용한 이온주입으로 기판의 활성영역에 소스/드레인인 저농도 불순물 확산영역(15)을 형성한 다음 워드라인(13)을 포함하는 기판(10) 전면에 측벽 스페이서 형성용 절연막으로 질화막을 화학기상증착법으로 증착한다.Next, a low concentration impurity diffusion region 15, which is a source / drain, is formed in the active region of the substrate by ion implantation using the word line 13, and then sidewall spacers are formed on the entire surface of the substrate 10 including the word line 13. The nitride film is deposited by chemical vapor deposition using an insulating film for the purpose of chemical vapor deposition.
그다음, 질화막에 에치백을 실시하여 잔류한 질화막으로 이루어진 워드라인 측벽 스페이서(16)를 형성한다.Next, the nitride film is etched back to form a word line sidewall spacer 16 made of the remaining nitride film.
그리고, 고농도이온주입으로 게이트(13) 주변 기판의 활성영역에 고농도 불순물 확산영역(15)을 형성하여 엘디디(lightly doped drain) 구조를 갖는 소스/드레인(15)을 완성한다. 도면에는 고농도 불순물 확산영역과 저농도 불순물 확산영역을 동시에 표시하였으며, 이러한 엘디디 구조는 선택 사항이다.In addition, a high concentration impurity diffusion region 15 is formed in the active region of the substrate around the gate 13 by a high concentration of ion implantation, thereby completing a source / drain 15 having a lightly doped drain structure. In the figure, a high concentration impurity diffusion region and a low concentration impurity diffusion region are simultaneously displayed, and the LED structure is optional.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인이 형성되었다.Thus, a transistor having an LDD structure is formed and a word line connecting the transistor is formed.
도 1b를 참조하면, 트랜지스터를 포함하는 기판 위에 형성된 구조물의 전면에 절연막으로 산화막을 화학기상증착법으로 증착하여 층간절연층(17)을 형성한다.Referring to FIG. 1B, an interlayer insulating layer 17 is formed by depositing an oxide film by chemical vapor deposition on an entire surface of a structure formed on a substrate including a transistor.
그다음, 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극의 노드 플러그가 형성될 콘택 부위의 기판 활성영역(15)을 노출시키는 콘택홀을 층간절연층(17)의 소정 부위를 포토리쏘그래피로 제거하여 형성한다.Next, a contact hole for exposing the substrate active region 15 of the contact portion where the contact plug to be connected to the bit line and the node plug of the capacitor storage electrode is to be formed is formed by photolithography removing a predetermined portion of the interlayer insulating layer 17. do.
그리고, 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극의 노드 플러그를 형성하기 위하여, 콘택홀을 충분히 충전시킬 수 있는 두께로 층간절연층(17)의 전면에 도핑된 폴리실리콘층(18)을 CVD법으로 증착하여 형성한다.In order to form the node plug of the contact plug and the capacitor storage electrode to be connected to the bit line, the polysilicon layer 18 doped on the entire surface of the interlayer insulating layer 17 to a thickness sufficient to fill the contact hole is CVD method. It is formed by vapor deposition.
도 1c를 참조하면, 도핑된 폴리실리콘층(18)에 층간절연층(17) 상부 표면이 완전히 노출되도록 에치백을 실시하여 폴리실리콘이 콘택홀 내부에만 잔류하도록 한다. 이때, 잔류하는 폴리실리콘이 비트라인과 연결될 콘택 플러그(181) 및 캐패시터 스토리지전극의 노드 플러그(180)이다.Referring to FIG. 1C, the doped polysilicon layer 18 is etched back to expose the upper surface of the interlayer insulating layer 17 so that the polysilicon remains only in the contact hole. At this time, the remaining polysilicon is the contact plug 181 to be connected to the bit line and the node plug 180 of the capacitor storage electrode.
도 1d를 참조하면, 이후, 절연막(19)을 형성한 후 비트라인 콘택 부위의 플러그(181) 표면을 개방시켜 비트라인(20)을 형성하고, 다시 전면에 절연막(21)을형성한 다음 스토리지전극 노드 플러그(180) 상부 표면을 절연막(19,21)의 소정 부위를 제거하여 개방시킨 다음 스토리지전극(22)을 형성한다.Referring to FIG. 1D, after forming the insulating film 19, the surface of the plug 181 of the bit line contact portion is opened to form the bit line 20, and then the insulating film 21 is formed on the entire surface, and then the storage is performed. The upper surface of the electrode node plug 180 is opened by removing predetermined portions of the insulating layers 19 and 21, and then the storage electrode 22 is formed.
그러나, 상술한 종래 기술에 따른 반도체장치의 콘택 플러그 형성방법은 스토리지노드 콘택 플러그와 비트라인 콘택 플러그가 형성될 콘택홀을 동시에 형성할 경우 사진공정의 마진이 감소하며, 측벽 스페이서 형성 후 절연막증착 공정, 플러그용 콘택홀 형성을 위한 사진 공정 및 식각공정을 추가로 실시하여야 하므로 공정이 복잡해지는 문제점이 있다.However, in the above-described method of forming a contact plug of a semiconductor device according to the related art, when forming a contact hole where a storage node contact plug and a bit line contact plug are to be formed at the same time, the margin of a photographing process is reduced, and an insulating film deposition process after forming sidewall spacers. In order to form a contact hole for a plug, a photo process and an etching process have to be additionally performed, which leads to a complicated process.
따라서, 본 발명의 목적은 콘택 플러그 형성에 있어서 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 반도체장치의 자기정렬된 콘택플러그 형성방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for forming a self-aligned contact plug of a semiconductor device which secures a process margin in forming a contact plug and reduces the overall process step to simplify the process.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 플러그 형성방법은 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막을 개재하고 캡절연막을 갖는 복수개의 게이트라인을 형성하는 단계와, 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 활성영역 게이트라인의 측면에 저농도 불순물 확산영역의 일부를 노출시키는 측벽 스페이서를 절연물로 형성하고, 필드영역의 게이트라인 사이는 절연물로 충전시키는 단계와, 활성영역에 측벽 스페이서를 이용하여 고농도 불순물 확산영역을 형성하는 단계와, 노출된 불순물 확산영역과 접촉하며 활성영역의 측벽 스페이서가 이루는 공간을 충전하는 도전성 플러그를 형성하는 단계를 포함하여 이루어진다.A plug forming method of a semiconductor device according to the present invention for achieving the above objects comprises the steps of forming a plurality of gate lines having a gate insulating film and having a cap insulating film on a semiconductor substrate having a field region and an active region defined therein; Forming a low concentration impurity diffusion region at the side, forming a sidewall spacer exposing a portion of the low concentration impurity diffusion region on the side of the active region gate line with an insulator, and filling the gate line of the field region with an insulator; Forming a high concentration impurity diffusion region using a sidewall spacer in the region, and forming a conductive plug in contact with the exposed impurity diffusion region and filling a space formed by the sidewall spacer of the active region.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 콘택 플러그 형성방법을 도시한 공정 단면도1A to 1D are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the related art.
도 2a 내지 도 2f 본 발명에 따른 반도체장치의 콘택 플러그 형성공정을 도시한 공정단면도2A to 2F are cross-sectional views illustrating a process of forming a contact plug in a semiconductor device according to the present invention.
본 발명은 반도체 디램 셀(DRAM cell) 제조시, 주변회로의 엘디디 트랜지스터를 형성하기 위한 게이트라인 측벽 스페이서 형성시 필드영역의 게이트라인 간격을 활성영역에서 보다 넓게 유지하도록 형성한 측벽 스페이서를 이용하여 자기정렬된 비트라인 콘택 플러그와 스토리지 노드 플러그를 형성한다.The present invention uses the sidewall spacer formed to maintain the gate line spacing of the field region wider in the active region when forming a gate line sidewall spacer for forming the LED transistor of the peripheral circuit in the manufacture of a semiconductor DRAM cell Form self-aligned bitline contact plugs and storage node plugs.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f 본 발명에 따른 반도체장치의 콘택 플러그 형성공정을 도시한 공정단면도이다.2A to 2F are cross-sectional views illustrating a process of forming a contact plug in a semiconductor device according to the present invention.
도 2a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(31)이 형성된 반도체기판인 실리콘기판(30)상에 게이트절연막(32)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층(33)을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막(34)을 증착하여 형성한 후, 식각마스크(도시안함)를 질화막(34)상에 형성하는 사진식각공정(photolithography)을 실시하여 질화막, 폴리실리콘층, 그리고 게이트절연막의 식각마스크로 보호되지 않는 부위를 제거하여 워드라인인 게이트라인(33)을 패터닝하여 형성한다.Referring to FIG. 2A, a gate insulating layer 32 is formed as a thermal oxide layer on a silicon substrate 30, which is a semiconductor substrate having a trench type field oxide layer 31 defining an active region and a field region, and then doped to form a gate. Formed by depositing a polysilicon layer 33 and then depositing a nitride film 34 with a capping insulating film thereon, and then forming an etching mask (not shown) on the nitride film 34 (photolithography) The gate line 33 as a word line is patterned by removing the portions not protected by the etch mask of the nitride film, the polysilicon layer, and the gate insulating film.
이때, 활성영역 상에 형성되는 게이트라인의 폭이 필드영역을 가로지르는 게이트라인의 폭보다 좁게 형성하여, 결국 활성영역에서 서로 이웃한 게이트라인의 간격(A1)이 필드영역에서 서로 이웃하는 게이트라인 사이의 간격(N1)보다 넓게 형성되도록 게이트라인(33)을 패터닝한다. 이는, 이후 게이트 측벽 스페이서 형성용 절연막 증착시 필드영역에서 게이트라인들이 이루는 골짜기를 절연막으로 매립하기위해서이다.At this time, the width of the gate line formed on the active region is formed to be smaller than the width of the gate line across the field region, so that the distance A1 between the gate lines adjacent to each other in the active region is adjacent to each other in the field region. The gate line 33 is patterned to be wider than the gap N1 therebetween. This is to fill the valley formed by the gate lines in the field region when the insulating film for forming the gate sidewall spacer is deposited with the insulating film.
그 다음, 잔류한 질화막(34)과 워드라인(33) 등을 이용한 이온주입으로 기판의 활성영역에 소스/드레인인 저농도 불순물 확산영역(35)을 형성한다.Thereafter, ion implantation using the remaining nitride film 34 and word line 33 or the like forms a low concentration impurity diffusion region 35 as a source / drain in the active region of the substrate.
도 2b를 참조하면, 워드라인(33)을 포함하는 기판(30) 전면에 측벽 스페이서 형성용 절연막으로 질화막을 화학기상증착법으로 증착한다. 이때, 증착되는 질화막의 두께는, 전술한 바와 같이, 필드영역에서 게이트라인간의 골을 매립하고 또한 형성될 측벽 스페이서의 두께를 고려하여 결정한다.Referring to FIG. 2B, a nitride film is deposited by chemical vapor deposition on the entire surface of the substrate 30 including the word line 33 using an insulating film for forming sidewall spacers. In this case, as described above, the thickness of the nitride film to be deposited is determined in consideration of the thickness of the sidewall spacer to be formed and filling the valley between the gate lines in the field region.
도 2c를 참조하면, 측벽 스페이서 형성용 질화막에 에치백을 실시하여 잔류한 질화막으로 이루어진 워드라인 측벽 스페이서(16)를 형성한다. 이때, 활성영역에서 형성되는 측벽 스페이서(361)는 종래와 같은 형태를 가지나, 필드영역에서는 질화막(360)이 게이트라인 사이의 골을 완전히 매립하고 있는 상태에서 에치백이 실시되므로 측벽 스페이서를 형성하지 못한 채 캡핑용 질화막(34)의 상부 표면을 노출시키는 상태에서 식각이 종료된다. 결국, 콘택 플러그 형성부위의 불순물 확산영역(35)만이 개방되어, 이후 형성되는 플러그들은 정확히 필요한 부위에만 선택적으로 자기정렬되어 형성된다.Referring to FIG. 2C, the nitride film for forming the sidewall spacers is etched back to form a wordline sidewall spacer 16 made of the remaining nitride film. At this time, the sidewall spacers 361 formed in the active region have the same shape as in the prior art, but in the field region, the sidewall spacers cannot be formed because the etch back is performed while the nitride film 360 completely fills the valleys between the gate lines. The etching is terminated while exposing the upper surface of the capping nitride film 34. As a result, only the impurity diffusion region 35 of the contact plug forming portion is opened, and then the plugs formed thereafter are selectively self-aligned to only the necessary portions.
그리고, 고농도이온주입으로 게이트(33) 주변 기판의 활성영역에 고농도 불순물 확산영역(35)을 형성하여 엘디디(lightly doped drain) 구조를 갖는 소스/드레인(35)을 완성한다. 도면에는 고농도 불순물 확산영역과 저농도 불순물 확산영역을 동시에 표시하였으며, 이러한 엘디디 구조는 선택 사항이다.The high concentration ion implantation forms a high concentration impurity diffusion region 35 in the active region of the substrate around the gate 33 to complete the source / drain 35 having a lightly doped drain structure. In the figure, a high concentration impurity diffusion region and a low concentration impurity diffusion region are simultaneously displayed, and the LED structure is optional.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인이 형성되었다.Thus, a transistor having an LDD structure is formed and a word line connecting the transistor is formed.
도 2d를 참조하면, 트랜지스터를 포함하는 기판 위에 형성된 구조물의 전면에, 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극의 노드 플러그를 형성하기 위하여, 활성영역에서 불순물 확산영역(35)을 노출시키는 게이트라인 측벽 스페이서(361) 사이에 형성된 골짜기를 충분히 매립할 수 있는 두께로 도전층(37)을 형성한다. 이때, 도전층(37)은 도핑된 폴리실리콘층(37)을 CVD법으로 증착하여 형성한다.Referring to FIG. 2D, a gate line exposing an impurity diffusion region 35 in an active region to form a contact plug to be connected to a bit line and a node plug of a capacitor storage electrode on a front surface of a structure formed on a substrate including a transistor. The conductive layer 37 is formed to a thickness that can sufficiently fill the valley formed between the sidewall spacers 361. At this time, the conductive layer 37 is formed by depositing the doped polysilicon layer 37 by CVD.
그리고, 도전층(37)의 표면을 에치백 또는 화학기계적연마법으로 평탄화시킨다.Then, the surface of the conductive layer 37 is planarized by etch back or chemical mechanical polishing.
도 2e를 참조하면, 도핑된 폴리실리콘층으로 이루어진 도전층에 잔류한 캡핑용 질화막(34) 상부 표면이 완전히 노출되도록 에치백을 실시하여 폴리실리콘이 활성영역에서 불순물 확산영역(35)을 노출시키는 게이트라인 측벽 스페이서(361) 사이에 형성된 골짜기 내부에만 잔류하도록 한다. 이때, 잔류하는 폴리실리콘이 비트라인과 연결될 콘택 플러그(370) 및 캐패시터 스토리지전극의 노드 플러그(371)이다.Referring to FIG. 2E, etching is performed to completely expose the upper surface of the capping nitride layer 34 remaining on the conductive layer made of the doped polysilicon layer so that the polysilicon exposes the impurity diffusion region 35 in the active region. It remains only in the valley formed between the gate line sidewall spacer 361. At this time, the remaining polysilicon is the contact plug 370 to be connected to the bit line and the node plug 371 of the capacitor storage electrode.
도 2f를 참조하면, 이후, 절연막(38)을 형성한 후 비트라인 콘택 부위의 플러그(370) 표면을 개방시켜 비트라인(39)을 형성하고, 다시 전면에 절연막(40)을 형성한 다음 스토리지전극 노드 플러그(371) 상부 표면을 절연막(40,38)의 소정 부위를 제거하여 개방시킨 다음 스토리지전극(41)을 형성한다.Referring to FIG. 2F, after forming the insulating film 38, the surface of the plug 370 of the bit line contact portion is opened to form the bit line 39, and then the insulating film 40 is formed on the entire surface, and then the storage is performed. The upper surface of the electrode node plug 371 is removed by opening predetermined portions of the insulating layers 40 and 38, and then the storage electrode 41 is formed.
따라서, 본 발명은 비트라인 또는 스토리지 노드와 트랜지스터의 활성영역을 전기적으로 연결하는 플러그의 형성을 게이트라인 사이의 간격을 조절하여 형성하고 또한 게이트의 측벽 스페이서를 활용하여 활성영역에만 자기정렬된(self-aligned) 플러그를 형성하여 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 장점이 있다.Accordingly, the present invention forms a plug for electrically connecting a bit line or a storage node and an active region of a transistor by adjusting a gap between the gate lines and also self-aligns only to the active region by utilizing sidewall spacers of the gate. -aligned) plug to secure process margins and reduce the overall process step to simplify the process.
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1999
- 1999-06-22 KR KR1019990023526A patent/KR100317196B1/en not_active IP Right Cessation
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| KR20010003285A (en) | 2001-01-15 |
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