KR20030000652A - A forming method of cell - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 125000006850 spacer group Chemical group 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 abstract 5
- 230000004888 barrier function Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 7
- 230000002265 prevention Effects 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 셀 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a cell forming method.
메모리 소자의 개발에 있어서, 메모리 소자의 고집적 및 고성능을 실현하기 위한 기술들이 계속해서 변화/발전되어 왔다. 특히 메모리 소자들 가운데 디램(Dynamic Random Access Memory; 이하 DRAM이라 함)의 제조 기술은 다른 메모리의 제조 기술에 비해서 앞서 진보되어 왔다.In the development of memory devices, technologies for realizing high integration and high performance of memory devices have been continuously changed / developed. In particular, the manufacturing technology of DRAM (Dynamic Random Access Memory (DRAM)) among the memory devices has been advanced in advance of the manufacturing technology of other memories.
DRAM 소자는 하나의 전달 트랜지스터(Transfer transistor) 및, 상기 트랜지스터를 통해서 제공되는 데이타를 저장하기 위한 저장 캐패시터(Storage capacitor)를 가지며, 저장 캐패시터의 용량을 키우기 위한 다양한 기술들이 개발되어 왔다.A DRAM device has one transfer transistor and a storage capacitor for storing data provided through the transistor, and various techniques have been developed to increase the capacity of the storage capacitor.
한편, DRAM 소자들을 갖는 장치 즉, DRAM 장치는 메모리 셀 어레이 영역(Memory cell array area)과 주변 영역(Peripheral area)으로 분리된다. 상기 메모리 셀 어레이 영역에는, 복수 개의 워드라인들(A plurality of wordlines), 그리고 상기 라인들이 교차되는 영역에 배열되는 복수 개의 메모리 셀들 즉, DRAM 소자들로 구성된다. 선택된 셀에 저장된 데이타, 예컨대, 논리 '1' 또는 논리 '0', 는 그것의 전달 트랜지스터를 통해 연결되는 비트라인과 그것의 저장 캐패시터 사이의 전하 공유 스킴(Charge sharing scheme)에 따라 감지 증폭기를 통해서 감지 증폭된다. 이때, 메모리 소자의 성능 특히, 읽기/쓰기 속도를 향상시키기 위해서는, 워드라인 및 비트라인의 저항이 작아야 한다.Meanwhile, a device having DRAM elements, that is, a DRAM device, is divided into a memory cell array area and a peripheral area. In the memory cell array region, a plurality of wordlines and a plurality of memory cells arranged in an area where the lines intersect, that is, DRAM elements are formed. Data stored in the selected cell, such as logic '1' or logic '0', is passed through the sense amplifier according to a charge sharing scheme between the bit line and its storage capacitor connected via its transfer transistor. Detection is amplified. At this time, in order to improve the performance of the memory device, particularly the read / write speed, the resistance of the word line and the bit line should be small.
또한, 반도체 장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계강도가 증가된다. 이러한 전계 강도의 증가는 소자동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 문턱전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하고 있다.In addition, as the semiconductor device is highly integrated, each cell becomes finer and the internal electric field strength is increased. This increase in electric field strength causes a hot-carrier effect in which carriers in the channel region are accelerated and injected into the gate oxide layer in the depletion layer near the drain during operation. The carrier injected into the gate oxide film creates a level at the interface between the semiconductor substrate and the gate oxide film, thereby changing the threshold voltage (VTH) or lowering the mutual conductance, thereby degrading device characteristics. Therefore, in order to reduce the deterioration of device characteristics due to the hot-carrier effect, a structure in which the drain structure is changed such as LDD (Lightly Doped Drain) is used.
뿐만아니라, 소스/드레인과 게이트 사이의 접촉 계면에서의 스트레스로 인한 누설전류의 증가 및 소스/드레인 채널의 중첩되는 영역이 확대되어 채널의 불순물 도즈량을 증가시킴에 따라 메모리셀의 리프레쉬(Refresh) 특성이 저하되는 문제점이 제기되고 있으므로, 상술한 문제점 이외에 전극간 단락 방지 및 공정 단순화에 대한 여러 방면의 꾸준한 연구가 지속되고 있는 실정이다.In addition, as the leakage current increases due to the stress at the contact interface between the source / drain and the gate, and the overlapping region of the source / drain channel is enlarged to increase the impurity dose of the channel, the memory cell is refreshed. Since the problem of deterioration has been raised, in addition to the above-mentioned problems, various studies on the prevention of short-circuits between electrodes and the simplification of processes have been continued.
종래기술에 따른 셀 형성 공정을 살펴 보면, 먼저, 반도체 소자를 형성하기 위한 여러 요소가 셀 영역과 주변 영역 상에 형성된 기판 상에 게이트용 폴리실리콘층과 텅스텐 실리사이드 등의 게이트용 실리사이드층이 적층된 다수의 게이트전극을 형성한다. 구체적으로, 기판과 게이트용 폴리실리콘층 사이에 게이트 산화막을 형성하며, 게이트용 실리사이드층 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 질화막 등의 하드마스크 절연막을 형성한다.Referring to the cell forming process according to the prior art, first, a plurality of elements for forming a semiconductor device are formed on a substrate formed on a cell region and a peripheral region, in which a gate polysilicon layer and a gate silicide layer such as tungsten silicide are stacked. A plurality of gate electrodes are formed. Specifically, a gate oxide film is formed between the substrate and the gate polysilicon layer, and a hard mask insulating film such as a nitride film is formed on the gate silicide layer to prevent the loss of the gate due to subsequent self-aligned etching or the like.
이어서, 게이트 전극을 포함하는 기판 표면을 따라 질화막 등의 스페이서용 절연막을 형성한 후, 주변 영역에 B 또는 As 등의 이온주입을 실시한 후, 절연막표면을 따라 산화막 계열의 스페이서용 절연막을 형성한 다음, 전면에 P 등의 이온주입을 실시한다. 이어서, 절연막 상에 산화막 계열의 절연막을 형성한 후, 절연막 표면을 따라 질화막 계열의 절연막을 형성한 다음, 전면식각을 통하여 다층의 스페이서 구조를 갖는 워드라인을 형성한 다음, 주변 영역에 엔모스 또는 피모스 등의 형성을 위해 이온주입을 실시한다.Subsequently, an insulating film for a spacer such as a nitride film is formed along the surface of the substrate including the gate electrode, and ion implantation such as B or As is implanted into the peripheral region, and then an oxide-based spacer insulating film is formed along the insulating film surface. Ion implantation such as P on the front surface Subsequently, an oxide-based insulating film is formed on the insulating film, a nitride-based insulating film is formed along the surface of the insulating film, and then a word line having a multilayer spacer structure is formed through front etching, and then an NMOS or Ion implantation is performed to form PMOS.
이어서, 후속 셀 영역의 오픈 예컨대, 랜딩 플러그 콘택(Landing Plug Contact; 이하 LPC라 함) 공정시 하드마스크 절연막 및 기판의 손실을 방지하기 위하여 질화막 계열의 식각방지막을 형성한 다음, 전체 구조 상부에 상부가 평탄한 산화막 계열의 층간절연막을 형성한 후, 셀 영역 오픈 마스크를 형성한다.Subsequently, in order to prevent loss of the hard mask insulating film and the substrate during the opening of a subsequent cell region, for example, a landing plug contact (hereinafter referred to as LPC) process, a nitride-based etching prevention film is formed, and then the upper portion of the entire structure After forming a flat oxide interlayer insulating film, a cell region open mask is formed.
이어서, 셀 영역 오픈 마스크를 이용하여 셀 영역의 층간절연막을 식각함으로써, 원하는 콘택을 이루도록 한다.Subsequently, the interlayer insulating film of the cell region is etched using the cell region open mask to achieve a desired contact.
그러나, 상기한 바와 같이 이루어지는 종래의 셀 형성 방법은 다음과 같은 문제점이 발생하게 된다.However, the conventional cell formation method as described above has the following problems.
첫째로, 스페이서 형성 후 질화막 계열의 식각방지막 형성에 따라 질화막과 기판과의 접촉에 따라 스트레스의 증가로 인하여 리프레쉬가 열화된다.First, after spacer formation, refresh is degraded due to an increase in stress due to contact between the nitride film and the substrate in accordance with the formation of the nitride film-based etch stop layer.
둘째로, 식각방지막 형성에 따라 공정이 복잡해진다.Second, the process is complicated by the formation of the anti-etching film.
한편, 상기한 바와 같은 식각방지막의 형성에 따라 리프레쉬의 열화와 공정이 복잡해지는 것을 해결하기 위해 식각방지막을 형성하지 않을 경우, 후속의 식각 공정에서 하드마스크의 손실이 발생하게 되어 전극간 단락이라는 더 큰 문제점이 발생할 수 있으며, 스페이서용 물질을 다른 물질로 대체하는 등의 노력이 있을 수있나, 이는 아직까지는 문제점을 완전하게 해결할 수 없는 실정이며, 근본적인 해결책이 될 수가 없다.On the other hand, when the etching prevention film is not formed to solve the deterioration of the refresh and the complexity of the process according to the formation of the etching prevention film as described above, a loss of hard mask is generated in the subsequent etching process, which leads to a short circuit between electrodes. There may be a big problem, and there may be efforts such as replacing the material for the spacer with another material, but this is a situation that cannot completely solve the problem yet, and cannot be a fundamental solution.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 셀 영역의 스페이서용 절연막 식각 시 습식식각을 통해 질화막 계열의 제1스페이서용 절연막만을 남기도록 하며, 다시 그 상부에 질화막 계열의 절연막을 형성하되, 워드라인 상부 및 기판 상부에만 소정의 두께가 되도록 함으로써, 후속의 식각방지막 형성 공정을 생략할 수 있으며, 스트레스 증가에 따른 리프레쉬의 열화를 근본적으로 방지할 수 있는 셀 형성 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, leaving only the first spacer insulating film of the nitride film-based through the wet etching during the insulating film for spacers of the cell region, and again the nitride film-based insulating film thereon However, by forming a predetermined thickness only on the upper part of the word line and the substrate, it is possible to omit the subsequent etching prevention film forming process, to provide a cell forming method that can fundamentally prevent the deterioration of the refresh due to the increase in stress The purpose is.
도 1a 내지 도 1d는 본 발명에 따른 셀 형성 공정을 도시한 단면도.1A to 1D are cross-sectional views illustrating a cell forming process according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 기판10: substrate
11 : 게이트 산화막11: gate oxide film
12 : 게이트용 폴리실리콘층12: polysilicon layer for gate
13 : 게이트용 실리사이드층13: silicide layer for gate
14 : 하드마스크 절연막14: hard mask insulating film
15, 16, 17, 18 : 스페이서용 절연막15, 16, 17, 18: insulating film for spacer
19 : 층간절연막19: interlayer insulating film
20 : 셀 오픈 마스크20: cell open mask
상기와 같은 문제점을 해결하기 위해 본 발명은, 셀 영역과 주변 영역 상에 이웃하는 다수의 도전패턴이 형성된 기판 표면을 따라 제1 내지 제3 스페이서용 절연막을 형성하는 제1단계; 상기 주변 영역 상의 상기 제1 내지 제3 스페이서용 절연막을 전면식각하여 스페이서를 형성하는 제2단계; 상기 셀 영역 상의 상기 제2 및 제3 스페이서용 절연막을 습식제거하는 제3단계; 상기 제3단계가 완료된 결과물 표면을 따라 제4 스페이서용 절연막을 형성하는 제4단계; 및 상기 제4 절연막을 선택적으로 식각하여 상기 도전패턴 상부 및 상기 기판 상부에만 잔류시키는 제5단계를 포함하여 이루어지는 셀 형성 방법를 포함하여 이루어지는 셀 형성 방법을 제공한다.In order to solve the above problems, the present invention includes a first step of forming an insulating film for the first to third spacers along the surface of the substrate formed with a plurality of neighboring conductive patterns on the cell region and the peripheral region; Forming a spacer by etching the entire surface of the insulating film for the first to third spacers on the peripheral area; A third step of wet removing the insulating films for the second and third spacers on the cell region; A fourth step of forming an insulating film for a fourth spacer along a surface of the resultant product of which the third step is completed; And a fifth step of selectively etching the fourth insulating layer to leave only the upper portion of the conductive pattern and the upper portion of the substrate.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 셀 영역과 주변 영역 상에 이웃하는 다수의 도전패턴이 형성된 기판 표면을 따라 제1 내지 제3 스페이서용 절연막을 형성하는 제1단계; 상기 주변 영역 상의 상기 제1 내지 제3 스페이서용 절연막을 전면식각하여 스페이서를 형성하는 제2단계; 상기 셀 영역 상의 상기 제2 및 제3 스페이서용 절연막을 습식게거하는 제3단계; 및 상기 제3단계가 완료된 결과물 표면을 따라 제4 스페이서용 절연막을 형성하되, 상기 도전패턴 상부 및 상기 기판 상부에만 형성시키는 제4단계를 포함하여 이루어지는 셀 형성 방법을 제공한다.In addition, the present invention to solve the above problems, the first step of forming an insulating film for the first to third spacers along the surface of the substrate formed with a plurality of neighboring conductive patterns on the cell region and the peripheral region; Forming a spacer by etching the entire surface of the insulating film for the first to third spacers on the peripheral area; A third step of wet removing the insulating films for the second and third spacers on the cell region; And a fourth step of forming an insulating layer for a fourth spacer along the resultant surface of the third step, and forming only the upper portion of the conductive pattern and the upper portion of the substrate.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 1a 내지 도 1d를 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to enable those skilled in the art to more easily implement the present invention.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 콘택 플러그 형성 공정을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a process of forming a contact plug according to an embodiment of the present invention.
먼저, 도 1a에 도시된 바와 같이, 먼저, 반도체 소자를 형성하기 위한 여러 요소가 셀 영역과 주변 영역으로 구분된 기판(10) 상에 게이트용 폴리실리콘층(32)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(13)이 적층된 다수의 게이트전극을 형성한다. 구체적으로, 기판(10)과 게이트용 폴리실리콘층(12) 사이에 게이트 산화막(31)을 형성하며, 게이트용 실리사이드층(13) 상에 후속의 자기 정렬 식각등에 의한 게이트의 손실을 방지하기 위한 질화막 등의 하드마스크 절연막(34)을 형성한다.First, as shown in FIG. 1A, first, a gate polysilicon layer 32 and a gate such as tungsten silicide are formed on a substrate 10 having various elements for forming a semiconductor device divided into a cell region and a peripheral region. A plurality of gate electrodes on which the silicide layer 13 is stacked are formed. Specifically, the gate oxide layer 31 is formed between the substrate 10 and the gate polysilicon layer 12, and the gate silicide layer 13 is formed on the gate silicide layer 13 to prevent loss of the gate due to subsequent self-aligned etching. A hard mask insulating film 34 such as a nitride film is formed.
이어서, 게이트 전극을 포함하는 기판 표면을 따라 20Å ∼ 70Å의 두께로 질화막 등의 스페이서용 절연막(15)을 형성한 후, 주변 영역에 B 또는 As 등의 이온주입을 실시한다. 한편 도면의 간략화의 설명의 간소화를 위해 이온주입에 따른 불순물 접합층의 형성은 생략하는 바, 이는 본 발명과 관련된 분야에서 통상의 지식을 가진 자에게는 자명한 것이다.Subsequently, after forming the insulating film 15 for spacers, such as a nitride film, in the thickness of 20 kPa-70 kPa along the surface of the board | substrate containing a gate electrode, ion implantation, such as B or As, is performed to a peripheral area. On the other hand, the formation of the impurity bonding layer according to ion implantation is omitted in order to simplify the description of the simplified drawings, which is obvious to those skilled in the art related to the present invention.
다음으로 도 1b에 도시된 바와 같이, 스페이서용 절연막절연막(15) 표면을 따라 산화막 계열의 스페이서용 절연막(16)을 100Å ∼ 400Å의 두께로 형성한 다음, 전면에 P 등의 이온주입을 실시하여 셀 영역의 소스/드레인을 형성한 후, 스페이서용 절연막(16) 상에 200Å ∼ 700Å 산화막 계열의 스페이서용 절연막(17)을 형성한다.Next, as shown in FIG. 1B, an oxide-based spacer insulating film 16 having a thickness of 100 kPa to 400 kPa is formed along the surface of the insulating film insulating film 15 for spacers, and then ion implantation such as P is applied to the entire surface. After the source / drain of the cell region is formed, the spacer insulating film 17 of 200 Å to 700 Å oxide film series is formed on the spacer insulating film 16.
다음으로 도 1C에 도시된 바와 같이, 주변 영역에서는 스페이서용 절연막(15, 16, 17)을 동시에 전면식각하여 스페이서를 형성한 후, NMOS 또는 PMOS 등을 형성하기 위한 이온주입을 실시하며, 셀 영역에서는 셀 오픈 마스크(도시하지 않음)를 이용하여 주변 영역을 가린 상태에서 습식 공정을 통하여 스페이서용 절연막(16, 17)을 제거함으로써 스페이서용 절연막(15)이 남도록 한다.Next, as shown in FIG. 1C, in the peripheral region, the spacer insulating layers 15, 16, and 17 are simultaneously etched to form a spacer, and then ion implantation is performed to form an NMOS or PMOS, and the cell region. The spacer insulating film 15 is left by removing the spacer insulating films 16 and 17 through a wet process using a cell open mask (not shown) in a state where the peripheral area is covered.
이어서, 전체 구조 상부에 질화막 계열의 스페이서용 절연막(18)을 형성하되, 상기 게이트 전극 상부 및 상기 기판 상부에만 50Å ∼ 250Å의 두께로 형성되도록 하는 바, 증착시 조건을 적절하게 하여 상기한 형상 및 두께가 되도록 하거나, 200Å ∼ 600Å의 두께로 증착 후, 식각시 선택비를 고려하여 식각함으로써, 상기한 형상 및 두께가 되도록 한다.Subsequently, a nitride insulating film-based insulating film 18 is formed on the entire structure, but only 50 μm to 250 μm in thickness is formed only on the gate electrode and the upper part of the substrate. After the deposition, the substrate is etched in consideration of the selectivity during etching after deposition to a thickness of 200 kPa to 600 kPa, so as to have the shape and thickness described above.
따라서, 상기한 스페이서용 절연막(18)은 스페이서 역할을 하게 되므로 후속의 SAC 공정에 다른 식각방지막을 대신할 수 있게 하여 공정의 단순화를 기할 수 있으며, 후속의 식각방지막 형성에 따른 스트레스를 증가를 근본적으로 방지할 수 있다.Therefore, since the spacer insulating film 18 serves as a spacer, it is possible to replace the other anti-etching film in the subsequent SAC process, thereby simplifying the process and increasing the stress caused by the subsequent formation of the anti-etching film. Can be prevented.
다음으로 도 2d에 도시된 바와 같이, 전체 구조 상부에 상부가 평탄한 산화막 계열의 층간절연막(19)을 형성한 후, 셀 오픈 마스크(20)를 형성한다.Next, as shown in FIG. 2D, after forming an interlayer insulating layer 19 having an oxide layer having a flat top on the entire structure, a cell open mask 20 is formed.
이어서, 셀 영역 오픈 마스크를 이용하여 셀 영역의 층간절연막(19)을 식각함으로써, 원하는 콘택을 이루도록 한다.Subsequently, the interlayer insulating film 19 of the cell region is etched using the cell region open mask to achieve a desired contact.
상기한 바와 같이 이루어지는 본 발명은, 셀 형성에 있어서, 스페이서용 절연막이 기판 상부 및 게이트 전극 상부에만 남도록 함으로써, 후속의 셀 오픈을 위한 SAC 공정 시 식각방지막 형성 공정을 생략 가능하도록 하여 공정의 단순화를 기할 수 있으며, 식각방지막 형성에 따른 스트레스 증가로 인하여 발생하는 리프레쉬의 열화를 근본적으로 방지할 수 있음을 실시예를 통하여 알아 보았다.According to the present invention as described above, in forming the cell, the spacer insulating film remains only on the substrate and the gate electrode, thereby simplifying the process by eliminating the etching prevention film forming process during the subsequent SAC process for opening the cell. Through the examples, it was found that the deterioration of the refresh caused by the increase in stress due to the formation of the anti-etching layer can be fundamentally prevented.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
전술한 본 발명은, 셀 형성시 SAC 공정에 따른 식각방지막 형성 공정을 생략할 수 있도록 함과 동시에 스프레스 증가에 따른 리프레쉬의 열화를 근본적으로 방지할 수 있어 궁극적으로 소자의 수율 및 제조 단가 감소에 따른 가격 경쟁력을 동시에 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.According to the present invention, it is possible to omit the etching prevention film forming process according to the SAC process at the time of cell formation, and at the same time, it is possible to fundamentally prevent the deterioration of the refresh due to the increase of the stress, ultimately reducing the yield and manufacturing cost of the device. It can be expected to have an excellent effect to improve the price competitiveness.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036706A KR20030000652A (en) | 2001-06-26 | 2001-06-26 | A forming method of cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036706A KR20030000652A (en) | 2001-06-26 | 2001-06-26 | A forming method of cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030000652A true KR20030000652A (en) | 2003-01-06 |
Family
ID=27711254
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| KR1020010036706A KR20030000652A (en) | 2001-06-26 | 2001-06-26 | A forming method of cell |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030000652A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727686B1 (en) * | 2006-01-12 | 2007-06-13 | 김석춘 | Manufacturing method of dual structure of roast pan |
| US7629215B2 (en) | 2007-06-01 | 2009-12-08 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2013016089A1 (en) * | 2011-07-28 | 2013-01-31 | Synopsys, Inc. | Threshold adjustment of transistors by controlled s/d underlap |
-
2001
- 2001-06-26 KR KR1020010036706A patent/KR20030000652A/en not_active Application Discontinuation
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