KR100583168B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 0.25㎛ 이하의 미세한 간격을 갖는 패턴을 형성하기 위해 감광막 패턴 측벽에 폴리머를 형성하는 공정과 이를 마스크로 하여 하부층을 식각하는 공정을 동일 챔버에서 인시투로 실시하므로써 파티클에 의한 웨이퍼의 오염 및 하부 패턴의 브리지를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a process of forming a polymer on the photoresist pattern sidewalls and a process of etching a lower layer using the mask to form a pattern having a minute interval of 0.25 μm or less in the same chamber The present invention relates to a method for manufacturing a semiconductor device capable of preventing contamination of wafers and bridges of lower patterns by particles.

미세 패턴 간격, 폴리머, 인시투Fine pattern spacing, polymer, in-situ

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device} Method of manufacturing a semiconductor device             

도 1(a) 및 도 1(b)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) and 1 (b) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 반도체 기판 12 : 소자 분리막11: semiconductor substrate 12: device isolation film

13 : 게이트 산화막 14 : 제 1 폴리실리콘막13 gate oxide film 14 first polysilicon film

15 : 절연막 16 : 스페이서15 insulating film 16 spacer

17 : 제 2 폴리실리콘막 18 : 반사 방지막17 second polysilicon film 18 antireflection film

19 : 감광막 패턴 20 : 폴리머19 photosensitive film pattern 20 polymer

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 0.25㎛ 이하의 미 세한 패턴 간격을 형성하기 위한 감광막 패턴 측벽에 폴리머를 형성하는 공정과 이를 이용하여 하부층을 식각하는 공정을 동일 챔버에서 인시투로 실시하므로써 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a process of forming a polymer on a photoresist pattern sidewall for forming a fine pattern interval of 0.25 μm or less and etching a lower layer using the same in situ in the same chamber. It is related with the manufacturing method of the semiconductor element which can improve the yield of an element by implementing.

반도체 소자가 고집적화될수록 마스크이 임계 차수(Critical Dimension; CD)가 제한되기 때문에 0.25㎛ 이하의 미세한 패턴 간격을 안정적으로 형성하는 것은 불가능하다. 이를 극복하기 위해 다음과 같은 공정을 실시하여 미세한 패턴 간격을 형성한다. 먼저, 하부 구조가 형성된 반도체 기판 상부에 미세 패턴을 형성하고자 하는 물질, 예를들어 폴리실리콘막을 형성한 후 그 상부에 미세한 패턴 간격을 얻기 위한 감광막 패턴의 간격을 0.25㎛ 이상으로 형성한다. 감광막 패턴이 형성된 웨이퍼를 별도의 챔버로 로딩한 후 HBr, N2, O2, CHF3등 폴리머를 생성하는 가스를 이용하여 감광막 패턴 측벽에 폴리머를 형성한다. 감광막 패턴 측벽에 폴리머가 형성된 웨이퍼를 식각 챔버로 로딩한 후 감광막 패턴 및 그 측벽에 형성된 폴리머를 식각 마스크로 하여 폴리실리콘막을 식각하게 된다. 이때, 타임 에치(time etch)에 의한 방법에 의해 식각을 제어한다.As the semiconductor device becomes more integrated, it is impossible to stably form a fine pattern interval of 0.25 μm or less because the critical dimension (CD) of the mask is limited. In order to overcome this problem, the following process is performed to form a fine pattern interval. First, a material, for example, a polysilicon layer, is formed on the semiconductor substrate on which the lower structure is formed, and then a gap between the photoresist pattern for obtaining a fine pattern interval is formed to be 0.25 μm or more. After loading the wafer on which the photoresist pattern is formed into a separate chamber, a polymer is formed on the sidewall of the photoresist pattern by using a gas generating a polymer such as HBr, N 2 , O 2 , or CHF 3 . After loading the wafer on which the polymer is formed on the photoresist pattern sidewall into the etching chamber, the polysilicon layer is etched using the photoresist pattern and the polymer formed on the sidewall as an etching mask. At this time, the etching is controlled by a method by time etch.

그런데, 감광막 패턴 측벽에 폴리머를 형성하는 공정과 이를 이용하여 하부층을 식각하는 공정이 별도의 챔버에서 이루어지게 되므로 대기에 노출되는 과정을 필연적으로 거치게 된다. 그러면, 웨이퍼 표면에 잔류하는 가스(폴리머를 형성하기 위한 가스)가 대기중에 노출되어 응축되고, 응축된 가스가 하부층을 식각할 때 식 각 장벽으로 작용하여 패턴 브리지를 유발하게 된다.However, since the process of forming a polymer on the photoresist pattern sidewall and the process of etching the lower layer using the same are performed in a separate chamber, the process of exposure to the atmosphere is inevitably performed. Then, the gas remaining on the wafer surface (gas for forming the polymer) is exposed to the air and condensed, and when the condensed gas etches the lower layer, it acts as an etch barrier to cause a pattern bridge.

이러한 문제를 해결하기 위해 웨이퍼 표면에 잔류하는 가스를 휘발시키기 위한 하드 베이크 과정을 거쳐야 하는데, 이 과정에서 웨이퍼가 파티클에 오염될 가능성이 증가하게 된다. 이러한 원인에 의해 반도체 소자의 수율이 저하되게 된다.To solve this problem, a hard bake process is required to volatilize the gas remaining on the wafer surface, which increases the possibility of the wafer being contaminated with particles. For this reason, the yield of a semiconductor element will fall.

따라서, 본 발명은 감광막 패턴 측벽에 폴리머 형성 및 이를 마스크로 히용한 하부층의 식각 공정을 동일 챔버에서 인시투로 실시하므로써 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device which can improve the yield of a semiconductor device by performing polymer formation on the photoresist pattern sidewall and etching the lower layer using the mask in-situ in the same chamber. have.

상술한 목적을 달성하기 위한 본 발명은 하부 구조가 형성된 반도체 기판 상부에 전도층을 형성하는 단계와, 상기 전도층 상부에 반사 방지막 및 감광막 패턴을 순차적으로 형성하는 단계와, 상기 감광막 패턴 측벽에 폴리머를 형성하면서 상기 감광막 패턴 및 그 측벽에 형성된 폴리머를 마스크로 하부의 반사 방지막 및 전도층을 식각하여 패턴을 형성하는 공정을 동일 챔버에서 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
The present invention for achieving the above object is a step of forming a conductive layer on the semiconductor substrate having a lower structure, the step of sequentially forming an anti-reflection film and the photosensitive film pattern on the conductive layer, and a polymer on the photosensitive film pattern sidewall Forming a pattern by etching the lower anti-reflection film and the conductive layer using a mask formed on the photosensitive film pattern and its sidewalls while forming a pattern in the same chamber.

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 1(a) 및 도 1(b)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) and 1 (b) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device according to the present invention.

도 1(a)를 참조하면, 반도체 기판(11)상의 선택된 영역에 소자 분리막(12)을 형성한다. 반도체 기판(11) 상부에 게이트 산화막(13), 제 1 폴리실리콘막(14) 및 절연막(15)을 순차적으로 형성한 후 이들을 패터닝하여 게이트를 형성한다. 게이트 측벽에 스페이서(16)를 형성한 후 전체 구조 상부에 제 2 폴리실리콘막(17) 및 반사 방지막(18)을 형성한다. 반사 방지막(18)은 이후 폴리머 발생막으로 사용되며, Si, O, N의 원소를 함유하는 물질, 대표적으로 SiON막으로 형성한다. 반사 방지막 (18) 상부에 감광막을 형성한 후 패터닝하여 감광막 패턴(19)을 형성한다. 이때, 감광막 패턴(19)은 식각 대상층인 제 2 폴리실리콘막(17)의 간격이 0.25㎛ 이하이지만 마스크 공정의 한계에 의해 하부 패턴 간격이 0.25㎛ 이상이 되도록 형성한다.Referring to FIG. 1A, the device isolation layer 12 is formed in a selected region on the semiconductor substrate 11. The gate oxide film 13, the first polysilicon film 14, and the insulating film 15 are sequentially formed on the semiconductor substrate 11, and then patterned to form a gate. After forming the spacers 16 on the gate sidewalls, the second polysilicon layer 17 and the anti-reflection layer 18 are formed on the entire structure. The antireflection film 18 is then used as a polymer generating film, and is formed of a material containing elements of Si, O, and N, typically a SiON film. A photoresist film is formed on the antireflection film 18 and then patterned to form a photoresist pattern 19. At this time, the photoresist pattern 19 is formed so that the interval between the second polysilicon layer 17, which is the etching target layer, is 0.25 µm or less, but the lower pattern interval is 0.25 µm or more due to the limitation of the mask process.

도 1(b)를 참조하면, 감광막 패턴(19)이 형성된 웨이퍼를 별도의 챔버로 로딩한 후 감광막 패턴(19) 측벽에 폴리머(20)를 형성시키고, 감광막 패턴(19) 및 그 측벽에 형성된 폴리머(20)를 마스크로 식각 공정을 실시하는 공정을 동일한 챔버에서 연속적으로 실시하여 반사 방지막(18) 및 제 2 폴리실리콘막(17)을 순차적으로 식각한다. 이때, 챔버의 조건이 매우 중요한데, 폴리머를 생성시키기 위한 HBr과 Cl2 가스가 1:1∼3:1의 비로 유입되도록 하고 추가적으로 N2, O2, CHF3등의 가스를 유입할 수 있으며, 1∼300mTorr의 압력, 0∼100℃의 챔버 외부 온도, 100∼500W의 바이어스 전원을 인가하여 상기 공정을 실시한다. 또한, 폴리머의 파장을 측정하여 CD를 정확히 제어하기 위해 EOP(End Of Point) 시스템을 이용하여 식각을 모니터링 한다.Referring to FIG. 1B, after loading the wafer on which the photoresist pattern 19 is formed into a separate chamber, a polymer 20 is formed on the sidewall of the photoresist pattern 19 and formed on the photoresist pattern 19 and the sidewall. The anti-reflection film 18 and the second polysilicon film 17 are sequentially etched by successively performing the etching process using the polymer 20 as a mask in the same chamber. At this time, the condition of the chamber is very important, HBr and Cl 2 gas to generate a polymer to be introduced in a ratio of 1: 1 to 3: 1, and additionally, N 2 , O 2 , CHF 3 can be introduced into the gas, The process is performed by applying a pressure of 1 to 300 mTorr, a chamber external temperature of 0 to 100 ° C, and a bias power of 100 to 500 W. In addition, the etching is monitored using an end of point (EOP) system to accurately control the CD by measuring the wavelength of the polymer.

이후, 감광막 패턴(18) 및 그 측벽에 형성된 폴리머(19), 그리고 반사 방지막(17)을 제거하여 미세 패턴 간격을 갖는 하부층을 형성한다.Thereafter, the photoresist pattern 18, the polymer 19 formed on the sidewalls thereof, and the anti-reflection film 17 are removed to form a lower layer having a fine pattern gap.

상술한 바와 같이 본 발명에 의하면 감광막 패턴 측벽에 폴리머를 형성하는 공정과 이를 마스크로 하부층을 식각하는 공정을 동일한 챔버에서 연속적으로 실시하므로써 공정을 단순화시킬 수 있고, 챔버를 옮겨가며 실시하여 발생하던 종래의 웨이퍼에 파티클 오염 문제 및 식각 대상층의 브리지 문제를 해결할 수 있어 소자의 수율을 향상시킬 수 있다.As described above, according to the present invention, the process of forming the polymer on the photoresist pattern sidewall and the process of etching the lower layer with the mask can be simplified in the same chamber, and the process can be simplified. The problem of particle contamination on the wafer and the bridge of the etching target layer can be solved, thereby improving the yield of the device.

Claims (6)

하부 구조가 형성된 반도체 기판 상부에 전도층을 형성하는 단계와,Forming a conductive layer on the semiconductor substrate on which the lower structure is formed; 상기 전도층 상부에 반사 방지막 및 감광막 패턴을 순차적으로 형성하는 단계와,Sequentially forming an anti-reflection film and a photoresist pattern on the conductive layer; HBr과 Cl2 가스가 1:1 내지 3:1의 비로 혼합된 가스를 이용하여 상기 감광막 패턴 측벽에 폴리머를 형성하면서 상기 감광막 패턴 및 그 측벽에 형성된 폴리머를 마스크로 하부의 반사 방지막 및 전도층을 식각하여 패턴을 형성하는 공정을 동일 챔버에서 인시투로 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.While forming a polymer on the photoresist pattern sidewall using a gas in which HBr and Cl 2 gas are mixed at a ratio of 1: 1 to 3: 1, the anti-reflection film and the conductive layer are formed by using the polymer formed on the photoresist pattern and the sidewall as a mask. A method of manufacturing a semiconductor device comprising the step of etching to form a pattern in-situ in the same chamber. 제 1 항에 있어서, 상기 반사 방지막은 Si, O, N의 원소를 함유하는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법The method of manufacturing a semiconductor device according to claim 1, wherein the antireflection film is formed of a material containing elements of Si, O, and N. 제 1 항에 있어서, 상기 챔버는 1 내지 300mTorr의 압력, 0 내지 100℃의 외부 온도 및 100 내지 500W의 바이어스를 인가하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the chamber applies a pressure of 1 to 300 mTorr, an external temperature of 0 to 100 ° C., and a bias of 100 to 500 W. 7. 삭제delete 제 1 항에 있어서, 상기 챔버에 N2, O2, CHF3중 적어도 어느 하나를 더 유입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein at least one of N 2 , O 2 , and CHF 3 is further introduced into the chamber. 제 1 항에 있어서, 상기 식각 공정은 EOP 시스템을 이용하여 임계 차수를 제어하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the etching process controls a critical order using an EOP system.
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