KR101063861B1 - Method of forming plug poly pad in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 플러그 폴리 패드 형성방법에 관한 것으로, 게이트 전극의 갭핑층 및 게이트 전극의 스페이서를 질화막으로 형성하고, 플러그 폴리 패드가 형성될 부분을 개방하여 에피텍셜 방법으로 플러그 폴리 패드를 형성하되, 에피텍셜 폴리 성장시 측면 과도성장시켜 플러그 폴리 패드의 임계치수를 증가시키므로, 기존의 플러그 폴리 패드의 임계치수 확보를 위해 폴리머를 이용할 때 발생되는 식각 장비의 클리닝 주기 감소, 플라즈마 불안정 문제 등을 해결하면서 균일한 플러그 폴리 패드의 임계치수를 확보할 수 있다.
The present invention relates to a method for forming a plug poly pad of a semiconductor device, wherein the gapping layer of the gate electrode and the spacer of the gate electrode are formed of a nitride film, and the plug poly pad is formed in an epitaxial manner by opening a portion where the plug poly pad is to be formed. However, by increasing the critical dimension of the plug poly pad by lateral overgrowth during epitaxial poly growth, it is possible to reduce the cleaning cycle of the etching equipment and plasma instability caused by using the polymer to secure the critical dimension of the conventional plug poly pad. While solving, it is possible to secure a critical dimension of a uniform plug poly pad.

MDL 소자, 플러그 폴리 패드, 폴리머, 에피텍셜, 측면 과도성장MDL Devices, Plug Poly Pads, Polymers, Epitaxial, Lateral Overgrowth

Description

반도체 소자의 플러그 폴리 패드 형성방법{Method of forming plug poly pad in semiconductor device} Method of forming plug poly pad in semiconductor device             

도 1a 내지 1e는 종래 반도체 소자의 플러그 폴리 패드 형성방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of a device for explaining a method of forming a plug poly pad of a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 플러그 폴리 패드 형성방법을 설명하기 위한 소자의 단면도.
2A to 2D are cross-sectional views of devices for describing a method for forming a plug poly pad in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11: 반도체 기판 12: 게이트 산화막11: semiconductor substrate 12: gate oxide film

13: 게이트 전극 14: 캡핑 산화막13: gate electrode 14: capping oxide film

15: 산화막 스페이서 16: 폴리실리콘층15: oxide film spacer 16: polysilicon layer

16a: 플러그 폴리 패드 17: 반사방지막
18: 포토레지스트 패턴 19: 폴리머층
21: 반도체 기판 22: 게이트 산화막16a: plug poly pad 17: antireflection film
18: photoresist pattern 19: polymer layer
21: semiconductor substrate 22: gate oxide film

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23: 게이트 전극 24: 캡핑 질화막23: gate electrode 24: capping nitride film

25: 질화막 스페이서 26: 산화막 25 nitride film spacer 26 oxide film                 

27: 포토레지스트 패턴 28: 콘택홀
29: 플러그 폴리 패드27: photoresist pattern 28: contact hole
29: plug with poly pad

본 발명은 반도체 소자의 플러그 폴리 패드 형성방법에 관한 것으로, 특히 MDL(Merged DRAM in Logic) 소자에서 플러그 폴리 패드의 임계치수를 균일하게 확보할 수 있는 반도체 소자의 플러그 폴리 패드 형성방법에 관한 것이다.
The present invention relates to a method for forming a plug poly pad of a semiconductor device, and more particularly, to a method for forming a plug poly pad of a semiconductor device capable of uniformly securing a critical dimension of the plug poly pad in an MDL (Merged DRAM in Logic) device.

0.25 ㎛ Tech. MDL 소자 제조 공정 중 플러그 폴리 패드 형성공정은 소자의 라인 및 공간(line and space)이 패킹 밀도(packing density)의 증가에 따라서 감소하게 되어 DRAM 셀 지역에 폴리 콘택을 형성할 때 미세 패터닝(fine patterning)에 따른 마스킹 기법상의 문제점과 접촉면의 감소로 인한 콘택 저항의 증가 문제 등이 발생하게 되는데, 이를 해결하기 위해서 적용하는 공정으로 세부적인 형성방법은 다음과 같다.0.25 μm Tech. The plug poly pad forming process of the MDL device manufacturing process reduces the line and space of the device as the packing density increases, so that fine patterning is performed when forming poly contacts in the DRAM cell region. ), The problem of masking technique and the increase of contact resistance due to the decrease of the contact surface, etc. are generated.

도 1a 내지 1e는 종래 반도체 소자의 폴리 플러그 패드 형성방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method for forming a poly plug pad of a conventional semiconductor device.

도 1a를 참조하면, 소자분리 공정 및 웰 형성 공정을 실시한 반도체 기판(11) 상에 게이트 산화막(12) 및 게이트 전극(13)을 형성한다. 게이트 전극(13)은 폴리실리콘층(13a), 텅스텐실리사이드층(13b) 및 탑 폴리실리콘층(13c) 의 적층 구조로 형성하며, 게이트 전극(13)의 상단에는 캡핑 산화막(14)이 형성된다. 캡핑 산화막(14)이 형성된 게이트 전극(13)의 측벽에 산화막 스페이서(15)를 형성하고, 플러그 폴리 패드가 형성될 액티브 영역이 개방(open)된다. 캡핑 산화막(14) 및 산화막 스페이서(15)에 의해 둘러싸인 게이트 전극(13)을 포함한 전체 구조 상부에 플러그용 폴리실리콘층(16)을 형성하고, 플러그용 폴리실리콘층(16) 상에 반사방지막(17)을 형성한다.Referring to FIG. 1A, a gate oxide film 12 and a gate electrode 13 are formed on a semiconductor substrate 11 on which a device isolation process and a well formation process are performed. The gate electrode 13 is formed of a laminated structure of the polysilicon layer 13a, the tungsten silicide layer 13b, and the top polysilicon layer 13c, and a capping oxide layer 14 is formed on the gate electrode 13. . An oxide spacer 15 is formed on sidewalls of the gate electrode 13 on which the capping oxide layer 14 is formed, and an active region in which the plug poly pad is to be formed is opened. A plug polysilicon layer 16 is formed on the entire structure including the gate electrode 13 surrounded by the capping oxide film 14 and the oxide spacer 15, and an anti-reflection film is formed on the plug polysilicon layer 16. 17).

도 1b를 참조하면, 플러그 폴리 패드를 형성하기 위해 포토레지스트 도포, 노광, 현상 공정을 진행하여 플러그 폴리 패드가 형성될 부분이 덮인(close) 포토레지스트 패턴(18)을 반사방지막(17) 상에 형성한다.Referring to FIG. 1B, a photoresist pattern 18 on which the plug poly pad is to be formed is closed on the antireflection film 17 by performing photoresist coating, exposure, and development processes to form a plug poly pad. Form.

도 1c를 참조하면, 폴리 식각 장비에서 포토레지스트 패턴(18)을 식각 마스크로 한 식각 공정으로 반사방지막(17)을 식각한다. 이때 포토 공정의 패턴 사이즈보다 큰 임계치수(critical dimension; CD)를 확보하기 위하여, 식각 공정시 다량의 폴리머를 발생시켜 포토레지스트 패턴(18)의 측벽에 일정 두께의 폴리머층(19)이 형성되도록 한다. 폴리머를 발생시키기 위해 식각 공정시 HBr 가스를 이용한다. 이 공정은 이후의 플러그용 폴리실리콘층(16)의 식각시 측벽의 폴리머층(19)이 식각 마스크 역할을 하여 최종 플러그 폴리 패드의 임계치수가 증가되도록 하기 위함이다.Referring to FIG. 1C, the anti-reflection film 17 is etched by an etching process using the photoresist pattern 18 as an etching mask in a poly etching apparatus. At this time, in order to secure a critical dimension (CD) larger than the pattern size of the photo process, a large amount of polymer is generated during the etching process to form a polymer layer 19 having a predetermined thickness on the sidewall of the photoresist pattern 18. do. HBr gas is used in the etching process to generate the polymer. This process is intended to increase the critical dimension of the final plug poly pad by acting as an etch mask as the polymer layer 19 on the sidewall during the subsequent etching of the plug polysilicon layer 16.

도 1d를 참조하면, 동일한 폴리 식각 장비에서 포토레지스트 패턴(18) 및 그 측벽의 폴리머층(19)을 식각 마스크로 한 식각 공정으로 플러그용 폴리실리콘층(16)을 패터닝하고, 이로 인하여 플러그 폴리 패드(16a)가 형성된다. 플러그용 폴리실리콘층(16)은 Cl2 가스 및 HBr 가스를 사용하여 패터닝한다.Referring to FIG. 1D, the plug polysilicon layer 16 is patterned by an etching process using the photoresist pattern 18 and the polymer layer 19 on the sidewalls as an etching mask in the same poly etching apparatus, and thus the plug poly The pad 16a is formed. The plug polysilicon layer 16 is patterned using Cl 2 gas and HBr gas.

도 1e를 참조하면, 포토레지스트 패턴(18) 제거 공정 및 세정 공정을 진행하여 최종적인 플러그 폴리 패드(16a)를 완성한다. 폴리머층(19)은 포토레지스트 패턴(18) 제거시 동시에 제거된다.Referring to FIG. 1E, the photoresist pattern 18 may be removed and the cleaning process may be performed to complete the final plug poly pad 16a. The polymer layer 19 is removed at the same time upon removal of the photoresist pattern 18.

상기한 바와 같이, 종래 방법은 폴리머를 이용하여 플러그 폴리 패드(16a)의 최종 임계치수를 증가시키는데, 식각 공정시에 발생되는 폴리머는 장비 내부를 오염시키기 때문에 장비의 클리닝 주기가 짧아지며, 폴리머로 인하여 플라즈마 불안정(plasma unstable) 등의 문제가 발생한다.
또한, 폴리머 발생의 불균일성(nonuniformity)으로 인해 플러그 폴리 패드(16a)의 최종 임계치수의 균일성 불량을 유발시킨다.
더욱이, 도 1e에 도시된 바와 같이 플러그 폴리 패드(16a) 상부에 반사방지막(17)이 잔류하고 있어 이후 콘택 식각 공정시 잔류된 반사방지막(17)이 식각되지 않음으로 인한 콘택홀 개방 불량을 유발하는 등의 문제가 발생하고 있다.As described above, the conventional method increases the final critical dimension of the plug poly pad 16a by using a polymer. The polymer generated during the etching process contaminates the inside of the equipment, thereby shortening the cleaning cycle of the equipment. Due to such problems as plasma unstable (plasma unstable) occurs.
In addition, the nonuniformity of polymer generation causes poor uniformity of the final critical dimension of the plug poly pad 16a.
In addition, as shown in FIG. 1E, the anti-reflection film 17 remains on the plug poly pad 16a, which causes contact hole opening defects due to the remaining anti-reflection film 17 not being etched during the contact etching process. There is a problem such as.

따라서, 본 발명은 상기한 종래의 문제점들을 배제시킬 뿐만 아니라 MDL 소자에서 플러그 폴리 패드의 임계치수를 균일하게 확보할 수 있는 반도체 소자의 플러그 폴리 패드 형성방법을 제공함에 그 목적이 있다.
Accordingly, an object of the present invention is to provide a method for forming a plug poly pad of a semiconductor device capable of uniformly securing the critical dimension of the plug poly pad in an MDL device as well as eliminating the above-described conventional problems.

이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 플러그 폴리 패드 형성방법은 반도체 기판상에 캡핑 질화막과 질화막 스페이서로 둘러싸인 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 전체 구조 상부에 산화막을 형성하는 단계; 산화막의 일부분을 콘택홀을 형성하는 단계; 및 에피텍셜 방법으로 상기 콘택홀 부분에 플러그 폴리 패드를 형성하는 단계를 포함한다.A method of forming a plug poly pad of a semiconductor device according to an embodiment of the present invention for achieving the above object includes forming a gate electrode surrounded by a capping nitride film and a nitride film spacer on a semiconductor substrate; Forming an oxide film on the entire structure including the gate electrode; Forming a contact hole in a portion of the oxide film; And forming a plug poly pad in the contact hole portion by an epitaxial method.

상기에서, 플러그 폴리 패드는 SiCl4 가스를 실리콘 소오스 가스로 하여 약 1200 ℃의 조건에서 에피텍셜 폴리 측면 과도성장법으로 형성하며, 상기 플러그 폴리 패드의 최종 임계치수는 에피텍셜 폴리 측면 과도성장 시간을 조절하여 제어한다.
In the above, the plug poly pad is formed by epitaxial poly lateral overgrowth using SiCl 4 gas as a silicon source gas, and the final critical dimension of the plug poly pad is epitaxial poly lateral overgrowth time. Adjust to control

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.

도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 폴리 플러그 패드 형성방법을 설명하기 위한 소자의 단면도이다. 2A to 2D are cross-sectional views of devices for describing a method for forming a poly plug pad of a semiconductor device according to an embodiment of the present invention.                     

도 2a를 참조하면, 소자분리 공정 및 웰 형성 공정을 실시한 반도체 기판(21) 상에 게이트 산화막(22) 및 게이트 전극(23)을 형성한다. 게이트 전극(23)은 폴리실리콘층(23a), 텅스텐실리사이드층(23b) 및 탑 폴리실리콘층(23c)의 적층 구조로 형성하며, 게이트 전극(23)의 상단에는 캡핑 질화막(24)이 형성된다. 캡핑 질화막(24)이 형성된 게이트 전극(23)의 측벽에 질화막 스페이서(25)를 형성한다. 캡핑 질화막(24) 및 질화막 스페이서(25)에 의해 둘러싸인 게이트 전극(23)을 포함한 전체 구조 상부에 산화막(26)을 형성한다.Referring to FIG. 2A, a gate oxide film 22 and a gate electrode 23 are formed on a semiconductor substrate 21 on which a device isolation process and a well formation process are performed. The gate electrode 23 has a stacked structure of a polysilicon layer 23a, a tungsten silicide layer 23b, and a top polysilicon layer 23c, and a capping nitride film 24 is formed on the gate electrode 23. . The nitride film spacer 25 is formed on the sidewall of the gate electrode 23 on which the capping nitride film 24 is formed. An oxide film 26 is formed over the entire structure including the gate electrode 23 surrounded by the capping nitride film 24 and the nitride film spacer 25.

도 2b를 참조하면, 플러그 폴리 패드를 형성하기 위해 포토레지스트 도포, 노광, 현상 공정을 진행하여 플러그 폴리 패드가 형성될 부분이 개방된(open) 포토레지스트 패턴(27)을 산화막(26) 상에 형성한다. 이때 포토 공정에 의한 포토레지스트 패턴(27)의 패턴 사이즈는 후에 형성될 플러그 폴리 패드간의 브릿지 문제로 인해 최종 식각후 최종 임계치수보다 작게 한다. 이러한 작은 패턴 사이즈는 콘택 저항 증가의 문제로 인해 식각 공정에서 자기정렬(self align) 방법을 이용하여 최종 임계치수의 증가가 요구된다.Referring to FIG. 2B, a photoresist pattern 27 on which the plug poly pad is to be formed is opened on the oxide layer 26 by performing photoresist coating, exposure, and development processes to form a plug poly pad. Form. At this time, the pattern size of the photoresist pattern 27 by the photo process is smaller than the final critical dimension after the final etching due to the bridge problem between the plug poly pad to be formed later. Due to the problem of increased contact resistance, such a small pattern size requires an increase in the final critical dimension using a self align method in the etching process.

도 2c를 참조하면, 포토레지스트 패턴(27)을 식각 마스크로 한 식각 공정으로 산화막(26)을 식각하여 플러그 폴리 패드가 형성될 콘택홀(28)을 형성하고, 포토레지스트 패턴(27)을 제거한 후 세정공정을 실시한다. 산화막(26) 식각 공정은 플라즈마를 이용한 건식 식각 방식으로 실시하며, 이때 질화막과의 선택비로 인해 캡핑 질화막(24) 및 질화막 스페이서(25)는 식각 손실(etch loss)이 발생되지 않는 다. 산화막(26) 건식 식각 공정은 CF4/CHF3 가스가 이용된다. 포토레지스트 패턴(27) 제거 공정은 O2 플라즈마가 이용된다.Referring to FIG. 2C, the oxide layer 26 is etched using the photoresist pattern 27 as an etch mask to form a contact hole 28 in which a plug poly pad is to be formed, and the photoresist pattern 27 is removed. After the washing step is carried out. The etching process of the oxide layer 26 is performed by a dry etching method using plasma, and the etch loss does not occur in the capping nitride layer 24 and the nitride layer spacer 25 due to the selectivity with the nitride layer. In the dry etching process of the oxide film 26, CF 4 / CHF 3 gas is used. In the photoresist pattern 27 removal process, O 2 plasma is used.

도 2d를 참조하면, 에피텍셜 방법으로 콘택홀(28) 부분에 플러그 폴리 패드(29)를 형성한다. 에피텍셜 폴리 성장 공정은 SiCl4 가스가 실리콘 소오스 가스로 사용되며, 약 1200 ℃의 조건에서 진행되며, 이때 에피텍셜 폴리를 측면 과도성장(lateral overgrowth)시켜 플러그 폴리 패드(29)의 최종 임계치수를 증가시킨다. 과도성장 시간을 조절하여 원하는 임계치수를 갖는 플러그 폴리 패드(29)를 형성할 수 있어, 웨이퍼 전체에 걸쳐 균일한 임계치수를 갖는 플러그 폴리 패드(29)를 얻을 수 있다.Referring to FIG. 2D, the plug poly pad 29 is formed in the contact hole 28 by the epitaxial method. In the epitaxial poly growth process, SiCl 4 gas is used as the silicon source gas, and the process is performed at about 1200 ° C., whereby the epitaxial poly is lateral overgrowth to reduce the final critical dimension of the plug poly pad 29. Increase. The overgrowth time can be adjusted to form a plug poly pad 29 having a desired threshold dimension, thereby obtaining a plug poly pad 29 having a uniform critical dimension throughout the wafer.

상기한 본 발명에서는 에피텍셜 측면 과도성장(epitaxial lateral overgrowth)을 이용하여 플러그 폴리 패드(29)의 최종 임계치수를 증가시키므로 기존의 폴리머 발생을 이용하는 방법에서 나타난 식각 장비의 클리닝 주기 감소 및 임계치수 균일성 불량, 식각 챔버 내의 플라즈마 불안정 문제가 발생하지 않으며, 플러그 폴리 패드(29) 상부에 어떠한 다른 막도 남아있지 않아 기존의 반사방지막에 의해 나타났던 콘택홀 식각시 패드 상부의 반사방지막이 식각되지 않음으로 인한 콘택홀 개방 불량 문제를 해결할 수 있다.
In the present invention described above, since the final critical dimension of the plug poly pad 29 is increased by using epitaxial lateral overgrowth, the cleaning cycle reduction and the uniformity of the critical dimension of the etching equipment shown in the method using the conventional polymer generation are increased. Poor performance, plasma instability in the etching chamber does not occur, and no other film is left on the plug poly pad 29 so that the anti-reflection film on the pad is not etched when the contact hole is etched by the conventional anti-reflection film. This can solve the problem of poor contact hole opening.

상술한 바와 같이, 본 발명은 폴리 식각 장비의 다량의 폴리머 발생으로 인 한 클리닝 주기 감소 및 식각 챔버 플라즈마 불안정 현상을 제거하여 안정적인 공정 진행이 가능하며, 기존 폴리머 발생의 불균일성으로 인한 최종 임계치수 균일성 불량을 에피텍셜 측면 과도성장을 이용하여 최종 임계치수 균일성을 증가시키며, 반사방지막을 사용하지 않으므로 콘택홀 개방 불량이 발생하지 않아 MDL 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention enables stable process progression by reducing the cleaning cycle and etching chamber plasma instability due to the generation of a large amount of polymer of the poly etching equipment, and the final critical dimension uniformity due to the nonuniformity of the existing polymer generation. The defect is increased by epitaxial lateral overgrowth, and the final critical dimension uniformity is increased. Since the anti-reflection film is not used, the contact hole opening defect does not occur, thereby improving reliability of the MDL device.

Claims (4)

반도체 기판상에 캡핑 질화막과 질화막 스페이서로 둘러싸인 게이트 전극을 형성하는 단계;Forming a gate electrode surrounded by a capping nitride film and a nitride film spacer on the semiconductor substrate; 상기 게이트 전극을 포함한 전체 구조 상부에 산화막을 형성하는 단계;Forming an oxide film on the entire structure including the gate electrode; 상기 산화막을 상기 게이트 전극 상부에만 남도록 식각하여 상기 질화막 스페이서 사이에 콘택홀을 형성하는 단계; 및Etching the oxide layer so as to remain only on the gate electrode to form a contact hole between the nitride spacers; And 에피텍셜 폴리 성장법으로 상기 콘택홀 부분에 플러그 폴리 패드를 형성하는 단계를 포함하는 반도체 소자의 플러그 폴리 패드 형성방법.And forming a plug poly pad in the contact hole portion by an epitaxial poly growth method. 제 1 항에 있어서,The method of claim 1, 상기 플러그 폴리 패드는 SiCl4 가스를 실리콘 소오스 가스로 하여 1200 ℃의 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 플러그 폴리 패드 형성방법.The plug poly pad is a plug poly pad forming method of a semiconductor device, characterized in that the SiCl 4 gas as a silicon source gas is formed under conditions of 1200 ℃. 제 1 항에 있어서,The method of claim 1, 상기 플러그 폴리 패드의 최종 임계치수는 에피텍셜 폴리 성장 시간을 조절하여 제어하는 것을 특징으로 하는 반도체 소자의 플러그 폴리 패드 형성방법.The final critical dimension of the plug poly pad is controlled by controlling the epitaxial poly growth time. 제 1 항에 있어서,The method of claim 1, 상기 산화막 식각시에 질화막과의 선택비를 갖는 CF4/CHF3 가스를 이용하는 것을 특징으로 하는 반도체 소자의 플러그 폴리 패드 형성방법.And a CF 4 / CHF 3 gas having a selectivity with respect to the nitride film when the oxide film is etched.
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