KR100574964B1 - 콘택홀 채움 정도를 개선할 수 있는 텅스텐을 이용한반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

콘택홀 채움 정도(contact fill capability)를 개선할 수 있는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판의 절연막에 콘택홀을 형성하고 블랭킷 방식의 장벽층을 형성한 후, 절연막 상부에만 스텝 커패리지 특성이 나쁘고, 산소 함유량이 많은 증착선택비 조절막을 추가로 형성하여 절연막 상부와 콘택홀 내부의 막질 특성을 다르게 만든 후, 텅스텐막을 증착한다.
텅스텐, 콘택 플러그, 보이드, 콘택홀 형성방법.

Description

콘택홀 채움 정도를 개선할 수 있는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법{Method for forming a tungsten contact plug improving a contact fill capability}
도 1 및 도 2는 종래 기술에 의한 텅스텐 콘택 플러그 형성방법을 설명하기 위해 도시한 단면도들이다.
도 3은 도2의 텅스텐막을 평탄화한 평면도이다.
도 4 및 도 5는 본 발명의 바람직한 실시예에 따라 증착선택비 조절막을 형성하는 방법을 설명하기 위한 단면도들이다
도 6은 증착선택비 조절막을 형성하는 방법을 설명하기 위해 도시한 그래프이다.
도 7 내지 도 9은 본 발명의 바람직한 실시예에 따라 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시한 단면도들이다.
도 10은 도 9의 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 절연막,
104: 장벽층, 106: 증착선택비 조절막,
108: 콘택홀, 110: 텅스텐 콘택 플러그,
본 발명은 반도체소자 형성 방법에 관한 것으로, 더욱 상세하게는 보이드(void) 결함을 줄일 수 있는 텅스텐을 이용한 콘택플러그(contact plug) 형성 방법에 관한 것이다.
반도체 소자가 고집적화되고 크기가 축소됨에 따라, 반도체 소자의 제조공정중 콘택 형성 공정에서는 종횡비(aspect ratio)가 높은 콘택 연결이 요구되고 있다. 비록 콘택 형성과 관련된 공정들이 최적화되더라도, 현재의 반도체 소자의 제조설비가 갖는 공정능력의 한계로 인하여 텅스텐 콘택 플러그 형성공정에서 보이드(void) 결함이 발생되고 있다. 이러한 보이드 결함을 개선하는 데에는 많은 어려움이 뒤따르고 있는 실정이다.
상술한 문제를 해결하기 위한 특허가 US 5,686,355호(Title: Method for forming film of refractory metal, Date: Nov.11, 1997)로 일본의 소니사(Sony Corporation)에 의해 미국에 특허 등록된 바 있다.
도 1 및 도 2는 종래 기술에 의한 텅스텐 콘택 플러그 형성방법을 설명하기 위해 도시한 단면도들이고, 도 3은 도2의 텅스텐막을 평탄화한 평면도이다.
도 1 내지 도 3을 참조하면, 종래 기술에 의한 텅스텐 콘택 플러그 형성방법은, 먼저 절연막(20)이 형성된 반도체 기판(10)에서 상기 반도체 기판(10) 위에 형성된 도전영역을 노출시키는 콘택홀을 형성한다. 이어서 상기 콘택홀이 형성된 반 도체 기판의 결과물에 장벽층(30)인 질화티타늄막을 블랭킷(blanket) 방식으로 형성한다. 이어서 콘택플러그용 도전막인 텅스텐막(60)을 증착한다. 마지막으로 상기 텅스텐막(60)을 화학기계적 평탄화(CMP: Chemica Mechanical Polishing) 혹은 에치백(etchbach) 등의 방식으로 식각하여 텅스텐 콘택플러그(60)를 형성한다.
이때, 상기 텅스텐막(60)을 사용하여 콘택홀을 채울 때, 텅스텐막(60) 내부에는 그림2 및 4과 같은 보이드(50) 결함이 발생하게 된다. 상기 보이드(50) 결함의 발생 원인은 화학기상증착(CVD: Chemical Vapor Depositin) 공정으로 텅스텐막(60)을 증착할 때에 콘택홀(108) 내부와 콘택홀(108) 외부의 증착속도 차이에 기인하여 발생하는 것으로 추정된다. 상세히 설명하면, 콘택홀(108) 내부보다 콘택홀(108) 외부에서 텅스텐막(60)의 증착속도가 빠르기 때문에 콘택홀(108) 입구가 막히게 된다. 이에 따라 콘택홀(108) 내부로 텅스텐막(60)을 증착하는데 필요한 소스 가스(source gas)가 더 이상 유입되는 것이 차단되어 보이드(50) 결함이 발생된다고 할 수 있다.
상기 보이드(50) 결함은 콘택부의 전기적 특성을 악화시키는 요인이기 때문에 반도체 소자의 특성을 개선하기 위해서 개선되어야 할 결함 중에 하나이다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 보이드 결함의 발생을 최소화할 수 있는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 의한 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법은, 먼저 반도체 기판에 절연막을 증착한다. 상기 절연막을 식각하여 절연막 하부의 도전영역을 노출하는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체 기판에 블랭킷(blanket) 방식의 장벽층을 형성한다. 상기 절연막 상부와 상기 콘택홀 내부에 있는 장벽층의 막질 특성을 다르게 변화시킨다. 상기 반도체 기판 위에 콘택 플러그용 텅스텐막을 증착한다. 마지막으로 상기 절연막 상부에 있는 텅스텐막을 제거하여 평탄화한다.
본 발명의 바람직한 실시예에 의하면, 상기 절연막 상부와 상기 콘택홀 내부에 있는 장벽층의 막질 특성을 다르게 변화시키는 방법은, 후속공정에서 증착되는 텅스텐의 증착선택비가 달라지도록 절연막 상부에 있는 장벽층 위에만 증착선택비 조절막을 더 형성하는 것이 적합하다. 상기 증착선택비 조절막은 막질 내부의 산소의 함유량이 상기 콘택홀 내부에 있는 장벽층보다 더 높은 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 의한 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법은, 반도체 기판에 절연막을 증착한다. 상기 절연막을 식각하여 상기 절연막 하부의 도전영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체 기판 전체에 블랭킷(blanket) 방식의 장벽층을 형성한다. 상기 절연막 상부에만 증착선택비 조절막을 증착한다. 상기 증착선택비 조절막의 산소 농도를 높이기 위한 추가공정을 진행한다. 상기 추가공정이 진행된 반도체 기판 위에 상기 절연막 상부와 상기 콘택홀 내부에서 증착정도가 달라지는 텅스텐막을 형성한다. 마지막으로 상기 절연막 상부에 있는 텅스텐막을 제거하여 평탄화한다.
상기 증착선택비 조절막은 20~40Å 두께의 질화티타늄(TiN)막으로써, 400~450℃의 저온에서 TiCl4과 NH3를 소스가스로 사용하여 형성하는 막질로서, NH3의 가스량을 조절하여 스텝 커버리지 특성이 저하된 막질인 것이 적합하다.
상기 증착선택비 조절막의 산소농도를 높이기 위한 추가 공정은, 증착선택비 조절막이 형성된 반도체 기판을 대기중에 30분~1시간 범위로 노출시켜 막질내 산소농도를 15~25%의 수준으로 높이는 공정인 것이 바람직하다.
본 발명에 따르면, 증착선택비 조절막을 이용하여 콘택홀 내부와 콘택홀 외부의 텅스텐막 증착속도를 다르게 조절함으로써 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성공정에서 보이드 결함이 발생하는 것을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 4 및 도 5는 본 발명의 바람직한 실시예에 따라 증착선택비 조절막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(100)에 트랜지스터와 같은 하부구조를 형성한 후, 절연막(102)을 형성한다. 상기 절연막(102)은 산화막 계열의 단일막 혹은 산화막을 포함하는 복합막을 사용할 수 있다. 계속해서 상기 절연막(102) 위에 포토 레지스트를 도포하고 포토리소그라피 공정을 진행하여 상기 반도체 기판(100)의 도전영역을 노출시키는 콘택홀을 형성한다. 상기 도전영역은 소스/드레인 영역과 같이 불순물이 도핑되어 도전성을 갖는 영역일 수 있다. 또한 상기 도전영역은 반도체 기판(100) 위에 형성된 도전성을 갖는 임의 금속막 혹은 금속 플러그(metal plug)일 수 있다.
상기 콘택홀이 형성된 반도체 기판(100) 위에 장벽층(104), 예컨대 질화티타늄막을 화학기상증착(CVD: Chemical Vapor Deposition) 방식으로 100~150Å의 두께 범위로 형성한다. 상기 장벽층(104)는 스탭 커버리지 특성이 우수한 막질로서, 도코 전기사(Tokyo Electric Corporation)의 화학기상증착 장비인 TEL을 제조설비로 사용하여 형성할 수 있다. 이때 상기 장벽층(104)의 형성조건은, 600℃ 이상의 온도에서 TiCl4과 NH3를 약 1:6의 공급비로 공급하여 형성하는 막질이다. 상기 장벽층(104)의 막질 특성은 비저항이 낮고, 막질내에 염소 및 산소의 함유량이 낮은 특징을 지닌다. 특히 산소의 함유량은 약 10% 이하의 조성을 갖고 있다. 이때 상기 장벽층(104)을 형성하기 전에 티타늄막(미도시)을 30~70Å의 두께로 추가로 증착하여 절연막(102)과 장벽층(104) 사이의 접착력을 높이는 공정을 선택적으로 적용할 수 있다.
도 5를 참조하면, 상기 장벽층(104)이 형성된 반도체 기판 위에 증착선택비 조절막(106)을 형성한다. 상기 증착선택비 조절막(106)은 콘택홀 내부에는 증착되지 않고 절연막(102) 상부에 있는 장벽층(104) 위에만 증착된다. 상기 증착선택비 조절막(106)을 형성하는 이유는, 상기 콘택홀 내부와 콘택홀 외부의 장벽층(106)의 막질 특성을 다르게 만들기 위해서이다.
일반적으로, 텅스텐막은 화학기상증착(CVD) 공정으로 형성할 경우, 하지막인 장벽층(106)에 특성에 따라 증착 특성이 달라지는 성질을 갖는다. 상세히 설명하면, 하지막이 산화막이거나 산소를 다량으로 함유하는 막질이면, 텅스텐막 형성과정에서 텅스텐의 핵 응집(nucleation) 속도가 떨어지게 된다. 이에 따라 텅스텐막의 증착 속도가 떨어지게 된다.
본 발명에서는 이러한 텅스텐막의 증착 특성을 이용하여 콘택홀(108) 내부에 있는 장벽층과, 콘택홀(108) 외부 즉 절연막 상부에 있는 장벽층(104)의 산소 함유 정도를 다르게 하기 위하여 증착선택비 조절막(106)을 선택적으로 콘택홀(108) 외부에만 형성한다.
상기 증착선택비 조절막(106)은 산소를 다량으로 함유한 막질이다. 상기 증착선택비 조절막(105)을 형성하는 방법은, 화학기상증착(CVD) 혹은 원자층 증착(ALD: Atomic Layer Depositin) 방식을 이용하여 400~450℃의 온도 범위에서 TiCl4과 NH3를 소스가스로 사용하여 형성한다. 이때 증착온도를 기존의 600℃ 이상보다 400~450℃로 낮게 설정하는 이유는 박막의 증착온도가 낮을수록 막질 내에 염소(Cl) 및 산소를 다량으로 함유하기 때문이다.
또한 상기 증착선택비 조절막(106)은 스탭 커버리지 특성을 떨어뜨리기 위하여 NH3 가스량을 조절한다. 상기 증착선택비 조절막(106)보다 미리 형성된 질화티타늄막인 장벽층(104)은 스탭 커버리지 특성이 우수한 질화티타늄막으로, TiCl4과 NH3의 공급비를 약 1:6 수준으로 공급하여 질화티타늄막을 형성하였다. 그러나 증 착선택비 조절막(106)은 TiCl4과 NH3의 공급비를 1:10~1:50로 조절하여 NH3의 공급량을 더욱 높여 스텝 커버리지 특성을 떨어뜨린다. 따라서 스탭 커버리지 특성이 나쁜 증착선택비 조절막(106)은 콘택홀 내부에는 형성되지 않고 절연막(102) 위에 있는 장벽층(104)에만 형성되게 된다.
본 발명에서는 상기 증착선택비 조절막(106)에 산소 함유량을 증가시키기 위하여 추가공정을 더 진행할 수 있다. 상기 추가공정은 증착선택비 조절막(106)이 형성된 반도체 기판을 대기중에 약 30분 ~ 1시간의 범위로 노출시켜 박막내 포함되어 있는 산소 함유량을 늘리는 것이다. 상술한 바와 같이 박막 증착온도가 400~450℃로 낮은 상기 증착선택비 조절막(106)은 박막내에 염소와 산소의 함유량이 많은 특성을 갖는다. 그리고 증착선택비 조절막(106)이 대기중에 추가로 노출되면 박막내에 존재하는 염소가 산소로 다시 치환되는 반응이 일어나다. 이에 따라 증착선택비 조절막(106) 내의 산소함유량이 더욱 증가되어 15~25%의 수준에 이르게 된다. 따라서 증착선택비 조절막(106)이 형성된 영역에서는 후속공정에서 텅스텐막의 증착속도가 떨어지게 된다.
도 6은 증착선택비 조절막을 형성하는 방법을 설명하기 위해 도시한 그래프이다.
도 6을 참조하면, 증착선택비 조절막을 여러 가지 조건으로 형성하였을 때의 막질내에 포함된 염소 및 산소 함유량을 특성을 설명하기 위한 그래프로서, X축은 증착선택비 조절막(106)의 다양한 형성방법을 가리키며, Y축은 각각의 형성방법에 따른 증착선택비 조절막 내의 티타늄(Ti), 질소(N), 산소(O) 및 염소(Cl)의 함유량 을 가리킨다. 상기 자료는 오저분석기(AES: Auger Electron Spectroscopy)를 사용하여 측정한 자료이다.
아래의 표1은 상기 그래프에서 여러 조건으로 만들어진 증착선택비 조절막인 질화티타늄막에 대한 비저항 특성과 염소 및 산소 함유량을 보다 상세하게 보여준 자료이다.
CVD TiN SFD TiN ALD TiN
비저항 염소% 산소% 비저항 염소% 산소% 비저항 염소% 산소%
600℃ 300 3.0 7.3 250 2.5 404 165 2.3 1.9
500℃ 2300 3.5 8.4 750 4.1 8.2 1250 6.5 7.8
450℃ 7500 10.6 20 1500 5.6 11.3 2086 7.0 25
400℃ 55000 13.2 35.5 3500 8.0 17 5204 7.5 32.5
TiN 증착조건 텅스텐 증착특성 하지막 의존도[%]
증착온도 [℃] 두께 [Å] W막 증착 두께 [Å] 증착속도 [Å/sec]
PVD TiN R/T 500 608 152 101%
CVD TiN 700 250 610 153 102%
ALD TiN 450 400 342 85 56% *
500 250 547 137 90%
600 500 628 157 103%

상기 표2에서 450℃의 저온에서 형성한 질화티타늄막(TiN)을 하지막으로 사용한 경우가 물리적 기상증착(PVD:Physical Vapor Deposition)이나 700℃의 화학기상증착에서 형성한 질화티타늄막을 하지막으로 사용한 경우보다 텅스텐막의 증착속도가 약 50% 수준으로 떨어짐을 알 수 있다.
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결론적으로, 하지막, 예컨대 증착선택비 조절막(106)으로 산소를 다량 함유한 막질을 사용하면 후속공정에서 텅스텐막의 증착속도가 떨어지는 것을 확인할 수 있다.
도 7 내지 도 9은 본 발명의 바람직한 실시예에 따라 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시한 단면도들이다.
도 7 및 도 8을 참조하면, 텅스텐막(110)을 일반적인 방식에 따라 화학기상증착(CVD) 방식으로 증착하여 콘택홀 내부 및 반도체 기판 상부에 충분한 두께로 증착한다. 이때 본 발명에 의한 증착선택비 조절막(106)의 역할로 인하여 콘택홀 내부에서는 증착속도가 빨라지고 콘택홀 외부, 예컨대 증착선택비 조절막(106)이 하지막으로 존재하는 영역에서는 증착속도가 늦어진다. 이에 따라 도7과 같이 콘택홀 내부에서는 텅스텐막이 빠르게 증착되어 콘택홀 내부를 채우게 된다. 따라서 콘택홀 내부에 텅스텐막(110B)이 콘택홀 외부의 텅스텐막(110A)보다 빠르게 증착되어 보이드(Void) 결함 발생 확률을 떨어뜨릴 수 있게 된다.
도 9를 참조하면, 상기 텅스텐막(110)이 증착된 반도체 기판에 화학기계적 연마(CMP) 혹은 에치백(Etchback)과 같은 식각 공정을 진행하여 상기 절연막 위에 있는 텅스텐막(110)을 제거한다. 이 과정에서 상기 절연막(102) 위에 존재하는 증착선택비 조절막(106)은 텅스텐막(110)과 함께 식각되어 제거된다. 따라서 비저항 높은 증착선택비 조절막(106)이 텅스텐막(110) 증착시에만 사용되고 후속공정에서 제거되기 때문에 반도체 소자의 특성에 영향을 미치는 문제를 해결하게 된다.
도 10은 도9의 평면도이다.
도 10을 참조하면, 도3과 같이 기존의 방법에 의하면 반도체 소자의 제조설비 및 공정능력의 한계로 인하여 텅스텐막을 사용한 콘택 플러그 내에 보이드 결함이 발생되었으나, 본 발명에서는 증착선택비 조절막을 사용함으로써 보이드 결함이 발생하는 문제를 최소화할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 증착선택비 조절막을 이용하여 콘택홀 내부와 콘택홀 외부의 텅스텐막 증착속도를 다르게 조절함으로써 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성공정에서 보이드 결함이 발생하는 것을 억제할 수 있다.

Claims (25)

  1. 반도체 기판에 절연막을 증착하는 단계;
    상기 절연막을 식각하여 절연막 하부의 도전영역을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 반도체 기판에 블랭킷(blanket) 방식의 장벽층을 형성하는 단계;
    상기 절연막 상부와 상기 콘택홀 내부에 있는 장벽층의 막질 특성을 다르게 변화시키는 단계;
    상기 반도체 기판 위에 콘택 플러그용 텅스텐막을 증착하는 단계; 및
    상기 절연막 상부에 있는 텅스텐막을 제거하여 평탄화하는 단계를 구비하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  2. 제1항에 있어서,
    상기 절연막은 산화막 계열의 단일막 및 산화막을 포함하는 복합막 중에서 선택된 하나의 막인 것을 특징으로 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  3. 제1항에 있어서,
    상기 절연막 하부의 도전영역은 반도체 기판인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  4. 제1항에 있어서,
    상기 절연막 하부의 도전영역은 도전성 금속막인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  5. 제1항에 있어서,
    상기 장벽층을 증착하기 전에 티타늄막을 증착하는 단계를 더 진행하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  6. 제1항에 있어서,
    상기 장벽층은 질화티타늄막(TiN)인 것을 특징으로 하는 텅스텐을 이용한 반 도체 소자의 콘택 플러그 형성방법.
  7. 제6항에 있어서,
    상기 장벽층은 두께가 100~150Å 범위인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  8. 제1항에 있어서,
    상기 절연막 상부와 상기 콘택홀 내부의 장벽층의 막질 특성을 다르게 변화시키는 방법은, 후속공정에서 증착되는 텅스텐막의 증착선택비가 달라지도록 하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  9. 제8항에 있어서,
    상기 텅스텐막의 증착선택비가 달라지도록 장벽층을 변화시키는 방법은, 장벽층 내부의 산소 함유량을 다르게 조절하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  10. 제9항에 있어서,
    상기 장벽층 내부의 산소 함유량을 다르게 조절하는 방법은,
    상기 절연막 상부에 있는 장벽층 위에 증착선택비 조절막을 추가로 형성하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  11. 제10항에 있어서,
    상기 증착선택비 조절막은 또 다른 질화티타늄막인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  12. 제10항에 있어서,
    상기 증착막선택비 조절막은 막질을 증착한 후에 막질 내부의 산소 포함 정도를 높이기 위한 추가공정을 진행한 박막인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  13. 제12항에 있어서,
    상기 추가공정은 증착선택비 조절막을 증착한 후에 30분 ~ 1시간의 범위에서 대기중에 노출시키는 공정인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  14. 제1항에 있어서,
    상기 콘택 플러그용 텅스텐막을 증착하는 방법은 화학기상증착(CVD) 방법을 이용하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  15. 제1항에 있어서,
    상기 평탄화시키는 단계는 에치백 및 화학기계적 평탄화 중에서 선택된 하나를 이용하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  16. 제1항에 있어서,
    상기 증착선택비 조절막을 형성하는 방법은 400~450℃의 온도범위에서 TiCl4와 NH3를 소스가스로 사용하여 형성하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  17. 반도체 기판에 절연막을 증착하는 단계;
    상기 절연막을 식각하여 상기 절연막 하부의 도전영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 반도체 기판 전체에 블랭킷(blanket) 방식의 장벽층을 형성하는 단계;
    상기 절연막 상부에만 증착선택비 조절막을 증착하는 단계;
    상기 증착선택비 조절막의 산소 농도를 높이기 위한 추가공정을 진행하는 단계;
    상기 추가공정이 진행된 반도체 기판 위에 상기 절연막 상부와 상기 콘택홀 내부에서 증착정도가 달라지는 텅스텐막을 형성하는 단계;
    상기 절연막 상부에 있는 텅스텐막을 제거하여 평탄화하는 단계를 구비하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  18. 제17항에 있어서,
    상기 장벽층을 형성하기 전에 블랭킷 방식으로 티타늄(Ti)으로 이루어진 접착층을 30~80Å 두께로 형성하는 공정을 더 진행하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  19. 제17항에 있어서,
    상기 증착선택비 조절막을 형성하는 방법은,
    원자층 증착(ALD) 및 화학기상증착(CVD) 중에서 선택된 하나의 방법을 사용하여 형성하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  20. 제17항에 있어서,
    상기 증착선택비 조절막은 질화티타늄막인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  21. 제17항에 있어서,
    상기 증착선택비 조절막을 형성하는 방법은, 400~450℃의 온도범위에서 형성 하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  22. 제17항에 있어서,
    상기 증착선택비 조절막을 형성하는 방법은 TiCl4와 NH3를 소스가스로 사용하여 형성하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  23. 제22항에 있어서,
    상기 증착선택비 조절막을 형성하는 방법은 NH3의 가스량을 조절하여 스텝 커버리지 특성이 저하된 박막을 형성하는 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  24. 제17항에 있어서,
    상기 증착선택비 조절막은 두께가 20~40Å 범위인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
  25. 제17항에 있어서,
    상기 증착선택비 조절막의 산소농도를 높이기 위한 추가공정은,
    증착선택비 조절막이 형성된 반도체 기판을 대기중에 30분~1시간의 범위로 노출시켜 박막내 산소농도를 15~25%의 수준으로 높이는 공정인 것을 특징으로 하는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법.
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