KR100570379B1

KR100570379B1 - 다수의 시퀀스 병렬 상관기

Info

Publication number: KR100570379B1
Application number: KR1019997000165A
Authority: KR
Inventors: 타이만제롬존슨; 해리슨다니엘데이비드
Original assignee: 제너럴 일렉트릭 캄파니
Priority date: 1996-07-12
Filing date: 1997-07-03
Publication date: 2006-04-11
Also published as: AU3965397A; DE69708876T2; PT912947E; EP0912947B1; CN1106617C; CA2258673A1; WO1998002830A1; CN1225184A; CA2258673C; ES2168656T3; KR20000023706A; JP2002512741A; DE69708876D1; US5896304A; EP0912947A1; MY118690A

Abstract

다수의 승산기를 포함하는 장치에 의해 한 쌍의 디지탈 신호 세그먼트들간의 상관이 측정된다. 승산기의 각각은 신호 세그먼트즐중 각각의 세그먼트의 각각의 샘플의 승산값을 생성한다. 다수의 디지탈-아날로그(D/A) 변환기의 출력은 합산기에 접속되는 한편, 승산기중 각각의 하나는 D/A 변환기중 각각의 하나의 입력에 접속된다. 합산기는 다수의 D/A 변환기에 의해 생성된 아날로그 출력 신호의 합인 아날로그 출력 신호를 생성한다.

Description

다수의 시퀀스 병렬 상관기{LOW POWER PARALLEL CORRELATOR FOR MEASURING CORRELATION BETWEEN DIGITAL SIGNAL SEGMENTS}

관련 출원

본 출원은 1996년 7월 12일에 출원된 미국 출원 번호 제 60/021, 628 호와 관련된다.

본 출원은, 본 출원의 출원인에게 양도되고 1995년 5월 31일 출원된 공동 계류중인 출원 제 08/456,229 호에 개시된, 다니엘 디. 해리슨(Daniel D. Harrison), 아난다 케이. 프라딥(Anantha K. Pradeep), 글렌 더블류. 브룩스비(Glen W. Brooksby), 및 스테펜 엠. 흘라딕(Stephen M. Hladik)의 "A Reduced-Power GPS-Based System for Tracking Multiple Objects from a Central Location"의 요지와 관련된 내용을 개시한다. 출원 번호 제 08/456,229 호의 개시물은 본 명세서에서 참조 자료로 인용된다.

본 출원은, 본 출원과 동시에 출원되고 본 출원인에게 양도된 공동 계류중인 출원 번호[도켓 RD-25,187; RD-25,730, RD-25,731, RD-25,732, RD-25,733, RD-25,758, RD-25,757]와 관련된다.

발명의 분야

본 발명은 확산 스펙트럼 통신 시스템에 관한 것으로, 보다 상세하게는 저전력 신호 처리 아키텍처 및 확산 스펙트럼 수신기용의 방법에 관한 것이다.

배경 설명

잡음 환경에서 높은 신뢰도를 필요로 하는 통신 애플리케이션에서는 확산 스펙트럼 통신이 바람직하다. 통상 기본 잡음(dominant noise)은 의도적이거나 우연적인 인공 간섭이다. 특정의 애플리케이션에 있어서 통신 환경은 심각한 다중 경로 간섭을 야기하는 많은 잠재적인 반사체를 포함한다. 이러한 다중 경로 간섭은 전형적으로 주파수 선택적 페이딩(fading)의 형태로 딥 널(deep nulls)을 형성한다. 확산 스펙트럼 통신은 이러한 문제들에 대한 우수한 대체 수단이다.

직접 시퀀스 확산 스펙트럼 시스템, 주파수 호핑 시스템, 시간 호핑 시스템, 펄스 주파수 변조(또는 쳐프(chirp)) 시스템, 및 각종 하이브리드를 포함하는 몇 가지 형태의 확산 스펙트럼 시스템이 존재한다. 이들중, 아마도 직접 시퀀스 확산 스펙트럼(direct sequence spread spectrum:DSSS) 시스템 및 주파수 호핑 시스템이 보다 널리 구현되어 있다. 다음의 설명은 이진 DSSS 시스템에 초점이 맞추어질 것이다.

이진 DSSS 통신에서, 광대역 캐리어 신호는 협대역 메시지 신호에 의해 변조된다. 광대역 캐리어는 전형적으로 이진 의사 랜덤 잡음(P/N) 코드 세그먼트를 이용하여 단일 주파수 캐리어를 이중 위상(bi-phase) 변조함으로써 생성된다. P/N 코드는 통상 하나 이상의 고속 쉬프트 레지스터를 이용하여 생성되고, 레지스터 각각은 원시 다항식에 따른 모듈로-2 피드백을 가진다. 생성된 고속 P/N 코드는 평형 변조기(승산기)에 인가되며, 평형 변조기의 다른 입력 신호는 협대역 캐리어이다. 평형 변조기의 출력 신호는 통상 "광대역 캐리어"로 불리우는 광대역 신호이다. 데이터 통신을 위해, 광대역 캐리어는 이진 메시지 데이터 스트림에 의해 이중 위상 변조된다. 메시지 데이터 레이트는 통상 P/N 코드 심볼 또는 "칩" 레이트보다 훨씬 낮으며, 데이터 및 코드 칩의 에지가 통상 동기화된다. 간섭을 억제하는 DSSS 기법의 성능은 데이터 레이트에 대한 코드 칩 레이트의 비율에 직접 비례한다. 많은 애플리케이션에서는, 메시지 비트 당 수천 개의 코드 칩이 존재한다.

DSSS 신호는 신호를 원래의 협대역 캐리어(예를 들어, 적절하게 동조된 국소 발진기)의 국소적으로 생성된 레플리카와 승산함으로써 그 신호를 기저 대역으로 쉬프트 다운함에 의해 수신될 수 있다. 캐리어 레플리카의 주파수(및 위상)가 수신된 원래의 협대역 캐리어의 주파수와 동일한 경우, 승산기 출력 신호는 바이폴라 P/N 코드와 메시지 데이터 시퀀스의 곱인 바이폴라 "광대역 데이터" 스트림이 될 것이다. P/N 코드는 수신된 P/N 코드와 시간 정렬되는 P/N 코드의 국소적으로 생성된 레플리카와 광대역 데이터 스트림을 승산함으로써 제거된다. 이것은 데이터 역확산 처리로서 승산기 출력에서 원래의 메시지 데이터 스트림을 산출한다.

데이터 역확산 처리에 있어서, 광대역 데이터 전력 스펙트럼은 원래의 보다 좁은 데이터 대역폭으로 재집중(refocus)되어, 데이터 전력 레벨을 그 대역폭내의 배경 잡음보다 훨씬 높게 상승시킨다. 전력 레벨이 상승되는 양을, 소위, 처리 이득이라 하며 데이터 레이트에 대한 코드 레이트의 비율에 직접 비례한다. 또한, 임의의 수신된 협대역 간섭은 코드 레플리카 변조에 의해 확산되며, 이것은 데이터 대역내의 간섭 전력 레벨을 크게 감소시킨다.

DSSS 신호 수신과 연관되어 흔히 생기는 어려운 작업은 적절한 캐리어 주파수 및 위상을 갖는 캐리어 레플리카를 생성하고 적절하게 시간 정렬(오프셋)된 적절한 레이트의 P/N 코드 레플리카를 생성하는 것이다. 다수의 DSSS 통신 시스템에 있어서, 필요한 캐리어 주파수, 캐리어 위상, 및 P/N 코드 오프셋을 수신기가 연역적으로 알 수 없으며, 이들 파라미터는 데이터 필터 출력에서 큰 신호가 관측될 때까지 다른 값들을 시험함에 의해 결정될 수 밖에 없다. 이것을 탐색 또는 획득 프로세스라고 하며, 적절한 주파수, 위상, 및 코드 오프셋이 결정되었을 때에 DSSS 신호가 획득되었다고 할 수 있다.

다수의 DSSS 애플리케이션에서, DSSS 신호 레벨은 배경 잡음 및/또는 간섭 레벨보다 훨씬 낮으며, 적절하게 역확산 및 저역 통과 필터링되기 전에는 검출이 불가능하다. 수신된 신호-잡음비(SNR)가 매우 낮을 때, 필터는 신호 검출 및 획득에 필요한 처리 이득을 성취하기 위해 매우 협소해야 한다. 협소한 필터는 긴 적분 주기를 필요로 하기 때문에, 다수의 수신된 P/N 코드 샘플을 대응하는 레플리카 P/N 코드 샘플과 승산한 결과치가 검출 결정이 수행되기 전에 누산되어야 한다. 이러한 승산 및 누산은 수신된 P/N 코드 시퀀스 및 레플리카 P/N 코드 시퀀스간의 상호 상관이며, 시퀀스는 낮은 SNR 신호를 위해 길어야 한다.

DSSS 방법을 이용함으로서 다수의 사용자가 코드 분할 다중 접속(CDMA) 기법을 이용하여 동일한 광대역 채널을 동시에 공유할 수 있게 된다. 이러한 기법에 의해, 각 송신기는 다른 코드들간의 상호 상관이 실질적으로 0이 되도록 다른 P/N 코드를 이용한다. 수신기는, 적절한 P/N 코드를 선택하고 획득 탐색을 수행함으로써 특정의 송신 신호를 선택하고 검출한다. 몇 가지 경우에는, 어느 송신기가 송신중인지를 알지 못하며, 획득 탐색에서 알려진 리스트로부터 다른 P/N 코드를 검사해야 한다. 다수의 다른 코드, 코드 오프셋 및 캐리어 주파수를 검사해야만 하고, SNR이 낮은 경우, 획득 작업은 시간과 에너지를 낭비할 수 있다. 본 발명의 중요한 측면은 DSSS 신호 획득 처리에 소모되는 시간 및 에너지를 감소시킨다는 것이다.

직접 시퀀스 및 다른 유형의 확산 스펙트럼 통신 시스템에 대한 설명은, 예를 들어, 로버트 씨. 딕슨(Robert C. Dixon), 존 윌리 & 선즈(John Wiley & Sons)에 의한 Spread Spectrum Systems, 3^rd Ed.(1984), 및 엠. 케이. 사이몬 등(M. K. Simon et al.)에 의한 Spread Spectrum Communications, Vol Ⅱ, Computer Science Press(1985)에서 찾아볼 수 있다. CDMA 기법에 대한 설명은, 예를 들어, 앤드류 제이. 비터비(Andrew J. Viterbi), 애디슨-웨슬리(Addison-Wesley)에 의한 CDMA principles of Spectrum Communication(1995)에서 찾아볼 수 있다.

대중적이면서 편재하는 전역적 측위 시스템(Global-Positioning System:GPS) 신호는 DSSS 통신의 중요한 애플리케이션이다. 최근에, 나브스타(Navstar) 전역적 측위 시스템 위성이 중간 고도의 지구 궤도내로 발사되었으며, 그 궤도는 6개의 궤도 평면으로 되어 있고, 각각은 적도에 대해 55°로 기울어져 있다. 전체적인 GPS 위성 콘스텔레이션(constellation)은 21개의 위성과 몇 개의 예비 위성으로 이루어진다. 이들 위성으로부터 송신된 신호로 인해 대지 근처의 수신기가 시간 및 그 자신의 위치를 정확하게 판정할 수 있게 된다. 각각의 위성은 위성 위치를 정확하게 인식하고 위성으로부터 사용자의 수신기의 안테나까지의 거리를 측정하게 하는 데이터를 전송한다. 적어도 4개의 GPS 위성으로부터의 이러한 정보에 의해, 사용자는 알려진 삼각 측량 기법을 통해(즉, 항행 해법(navigation solution)) 그 자신의 위치, 속도, 및 시간 파라미터를 계산할 수 있다. 사용자의 수신기가 수평선 바로 근처까지 하늘의 시야를 방해하지 않는다면, 지구 표면상에서 또는 지구 표면 근처의 임의의 곳에서 사용자에 의해 전형적으로 7개, 최소 4개의 위성이 관측가능하다. 각각의 위성은 L1(1575.42MHz) 및 L2(1227.6 MHz)로서 알려진 두 주파수상의 신호를 전송하며, 모든 위성은 상술한 CDMA DSSS 기법을 이용하여 이들 주파수를 공유한다.

보다 구체적으로, 각각의 위성은 주파수 L2상의 단일의 고해상도 DSSS 신호를 전송하고 주파수 L1상의 이와 동일한 신호 + 다른 저해상도 DSSS 신호를 전송한다. 저해상도 DSSS 신호는 1.023 MHZ 치핑(chipping) 레이트 및 1.0 ms 반복 주기를 갖는 P/N 코드와, 초 당 50 비트의 레이트를 갖는 메시지 데이터 시퀀스(NAV 데이터)를 포함한다. 고해상도 DSSS 신호는 10.03 MHZ 치핑 레이트 및 일주일 보다 긴 반복 주기를 갖는 P/N 코드를 사용한다. 주어진 위상으로부터의 모든 DSSS 신호에 동일한 NAV 데이터 스트림이 사용된다. 주어진 위성으로부터의 NAV 메시지는 GPS 신호 전송 시간, 그 위상에 대한 천체 위치 추산력(ephemeris)(위치) 데이터, 콘스텔레이션내의 모든 위성에 대한 알마낵(almanac) 데이터(감소된 정확도 천체 위치 추산력), 저해상도에서 고해상도로의 코드 추적 천이에 관련하여 사용된 핸드오버(hand-over) 워드를 포함한다. 저해상도 및 고해상도 코드는 코스/획득(course/acquisition;C/A) 및 프리사이즈(precise;P) 코드로서 각각 알려져 있다.

획득 이후에, NAV 데이터로부터의 신호 전송 시간, 및 각 코드의 오프셋은 수신기가 대응하는 위성 및 사용자간의 범위를 결정할 수 있게 한다. 전송된 신호내에 P 코드 및 반복 C/A 코드를 포함함으로써, P 코드의 보다 고속의 계층적 획득이 가능하게 되고 2 단 레벨의 전역적 항행 서비스가 제공될 수 있다. P 코드는 대략 3 미터까지 정확한 위치를 제공할 수 있는 한편, C/A 코드는 대략 30 미터의 정확도를 산출한다. 전형적으로, 저해상도 서비스는 제한되지 않는 반면, 고해상도 서비스는 고해상도 P/N 코드의 인식을 암호화하거나 또는 제어함으로써 군사용으로 제한된다.

전형적인 군사용 수신기에서는, C/A 코드가 먼저 획득된다. 다음에 NAV 데이터 스트림으로부터 핸드오버 워드가 판독된다. 핸드오버 워드는 (타임 스탬프에서 전송되는 바와 같이) GPS 시간과 관련된 P 코드의 근사 오프셋을 지정하며, 그것을 사용하면 P 코드 획득 동안 탐색되어야 하는 다른 코드 오프셋의 수가 크게 감소된다. C/A 코드가 1.0 ms마다 반복하고 그에 따라, 탐색할 단지 1023개의 다른 코드 오프셋이 존재(통상적인 하프 칩 단계에서 탐색이 수행되면 이는 두 배가 됨)하기 때문에, C/A 코드를 획득하기가 P 코드를 직접 획득하는 것보다 실질적으로 쉽다.

GPS 위성이 초당 수 킬로미터로 궤도내에서 이동하기 때문에, 수신된 GPS 신호는 공칭 L1 및 L2 캐리어 주파수로부터 통상적으로 주파수 쉬프트되어, 실질적인 도플러 쉬프트를 생성한다. 위성 궤도는 통상 연역적으로 알 수 있으며 따라서 GPS 수신기 위치를 알면 도플러 쉬프트된 캐리어 주파수를 예측할 수 있다. 불행하게도, 수신기 위치는 연역적으로 알 수 없으며, 저가의 수신기에 의해 실질적인 국소 발진기 에러가 종종 발생한다. 그 결과 수신된 캐리어 주파수(즉, 요구되는 레플리카 캐리어 부파수)에서의 불확실성이 커지고(예를 들면, ±7.5 kHz), 이 주파수 범위는 GPS 신호 획득 처리 동안 탐색되어야 한다. 주파수 또는 도플러 탐색은, 통상, 다른 국소 발진기(캐리어 레플리카) 주파수에 대해 국소적 레플리카 P/N 시퀀스와 수신된 샘플의 상호 상관을 반복함으로써 행해진다. 주파수 단계들간의 간격은 긴 상호 상관 통합 시간(협소한 필터 대역폭)이 사용될 때 신호가 손실되는 것을 방지하도록 충분히 작아야 한다. 긴 통합 시간은 낮은 SNR 시간의 검출을 향상시킨다. 전형적인 민간용 GPS 애플리케이션의 경우, 1.0 밀리초 상호 상관 통합(단일 C/A 코드 사이클)이 사용되어, 대략 500 Hz와 동등한 도플러 필터 대역폭을 생성한다. ±7.5 kHz 주파수 범위는 30개의 500 Hz 단계들로 탐색될 수 있다. GPS 획득은 위성 코드, 코드 오프셋, 도플러 주파수에 대한 탐색이 수반된다.

마스터 제어 스테이션(master control station;MCS) 및 다수의 모니터 스테이션은 GPS 시스템의 제어 부분을 포함한다. 모니터 스테이션은 시야에 있는 모든 GPS 위성을 수동적으로(passively) 트래킹하여, 각 위상으로부터 범위 데이터 및 위성 클럭 데이터를 수집한다. 이러한 정보는 위성의 미래 천체 위치 추산력 및 클럭 드리프트가 예측되는 MCS에 전송된다. 갱신된 천체 위치 추산력 및 클럭 데이터는 각 위성의 NAV 메시지에서의 재전송을 위해 각 위성으로 업로딩된다.

동작시에, 전형적인 GPS 수신기는 적어도 4개의 위상 신호의 각각에 대해 다음을 수행한다. 즉,

1) DSSS 신호를 획득하고,

2) NAV 데이터 스트림과 동기화되고, 위성 타임 스탬프, 클럭 정정, 전리층 지연, 및 천체 위치 추산력 데이터를 판독하며,

3) 천체 위치 추산력 데이터로부터 위성 위치를 계산하고,

4) 그 자신의 수신기 클럭을 판독하여 타임 스탬프 시기의 수신과 연관된 수신기 시간을 결정하며,

5) 연관된 수신기 시간으로부터 타임 스탬프 값을 감산함으로써 신호 운행 시간을 추정한다.
이러한 시간 차는 광속도와 승산되어 위성에 대한 추정 범위를 획득한다. GPS 수신기가 위성의 클럭과 완전하게 동기화된 클럭을 갖는 경우(또는 에러가 알려져 있는 경우), 단지 3개의 이러한 범위 측정치만이 수신기를 정밀하게 배치하는데 필요하다. 그러나, GPS 수신기는 전형적으로 저가의 크리스탈(crystal) 클럭을 사용하는 반면, 위성에는 원자 클럭이 설치되어 있다는 사실 때문에, 클럭 바이어스(저속으로 변화하는 에러)가 존재한다. 4개의 GPS 위성으로부터의 범위(운행 시간)를 측정하고 4개의 미지수(수신기 x, y 및 z, 그리고 시간)를 갖는 4개의 수학식으로 된 시스템에서 이들 측정값을 이용함으로써 이러한 클럭 바이어스가 인지되고 그 영향이 제거된다. GPS에 대한 일반적인 정보에 대해서, 독자들은 반 노스트란드 레인홀드(Van Nostrand Reinhold)(1992)에 의한 The Navstar Global Positioning System이란 명칭의 탐 록스돈(Tom Logsdon)에 의한 책을 참조하기 바란다.

본 발명의 바람직한 애플리케이션은 GPS를 이용하여, 철도 차량, 선박 또는 화물 컨테이너, 트럭, 트럭 트레일러 등과 같은 어세트(assets)를 위치 결정하고 트래킹하는 것이다. 이러한 애플리케이션에서, GPS 수신기는 통상 독자적인 전원을 이용할 수 없기 때문에, 통상 배터리에 의해 전력이 공급된다. GPS 수신기가 소모하는 에너지를 절약함으로써 배터리의 동작 수명을 증대시키는 것이 바람직하다.

전형적인 확산 스펙트럼 수신기에서는, 수신기가 턴 온되어 있는 동안, 수신기 선단(즉, RF 및 IF 전자 장치)이 대량의 전력을 소모한다. 이로 인해 신호 획득 및 동기화가 긴 시간을 취하는 경우에 높은 에너지를 소모하게 된다. 대부분의 종래 기술의 GPS 수신기는 신호 저장 장치(메모리)를 갖지 않으며 수신된 신호를 실시간으로 처리해야 한다. 또한, 이들 수신기는 순차적인 탐색을 이용하거나, 또는 소수의 위성/코드-오프셋/도플러(SCD) 빈(bins)을 탐색하여 신호를 동시에 획득한다. 이러한 수신기는 그 SCD 빈이 식별되고 필수적인 NAV 데이터가 디코딩될 때까지 각각의 위성 신호를 연속적으로 수신하고 처리해야 한다. 순차적인 탐색에서는 상당한 시간이 경과된두, 각각의 GPS 신호와 연관된 SCD 빈이 식별되기 때문에 에너지 소모가 크게 된다. 이와 달리, 경과된 시간을 감소시키기 위해 다수의 SCD 빈이 병렬로 탐색될 수 있으나, 기존의 처리 방법은 저 전력 방법이 아니기 때문에, 여전히 에너지 소모가 크다. 또한, 수반되는 다량의 회로로 인해 기존의 처리 방법으로는 병렬성의 정도가 매우 제한되어 있다.

본 발명의 일 시스템에서, 중앙 설비 또는 스테이션은 다수의 어세트(예를 들어, 철도 차량)를 트래킹해야 한다. 각각의 트래킹된 객체는 가시적인 몇 개의 GPS 위성으로부터의 데이터를 처리하는 GPS 수신기를 휴대하고 있지만, 그 수신기에서 정확한 위치 결정이 이루어지지는 않는다. 그 대신에, 수신기에서 단지 부분적인 처리가 행해지며 어세트로부터 중앙 스테이션으로 중간 결과가 전송된다. 이러한 중간 결과는, GPS 신호로부터 항행 데이터 또는 다른 데이터를 디코딩할 필요가 없다. 따라서 이러한 시스템에 의해, GPS 수신기 및 신호 처리기는 위성 신호를 획득하기에(SCD 빈을 결정하는데) 충분히 긴 시간동안 전력을 공급받을 수 있게 된다. 이러한 시스템에 있어서, 주요한 에너지 소모자는 획득 처리이며, 신호 획득 시간 및 에너지가 크게 감소되면 각각의 트래킹된 어세트에서 사용되는 GPS 수신기 에너지가 크게 감소될 것이다.

나일즈(Niles)에 의한 미국 특허 제 5,420,593 호에서는 메모리를 이용하여 다수의 GPS 위성 신호를 포함하는 수신 신호의 간격을 저장한다. 수신된 신호는 소정 레이트로 샘플링되어 메모리에 기록되고, 또 다른 고속 레이트로 메모리로부터 판독된다. 판독시에, 그 신호는 디지털 처리됨으로써 수신된 GPS 위성 신호가 획득되고 동기화된다. 이에 따라 GPS 신호의 획득을 위한 경과 시간이 보다 짧아지게 된다. 그러나, 신호 저장 장치, 및 저전력 신호 획득의 사용 중단 직후에, 수신기가 턴 오프되는 것은 아니다. 또한, 에너지 소모가 크게 감소되지 않는다.

브라운(Brown)에 의한 미국 특허 제 5,225,842 호는 어세트에서의 항행 해법의 계산을 피함으로써, 각각의 트래킹된 어세트에 대한 GPS 수신기의 원가를 감소시키는 GPS 기반 집중형 어세트 트래킹 시스템을 기술한다. 각각의 어세트는 가시적인 몇 개의 GPS 수신기로부터의 신호를 처리하고 처리된 결과를 정확한 어세트 항행 해법이 계산되는 중앙 스테이션으로 중개하는 GPS 수신기를 휴대한다. 이러한 시스템은, 어세트의 GPS 수신기가 소모하는 에너지를 실질적으로 감소시키지 못하며 어세트 배터리 수명을 실질적으로 연장시키거나 배터리 교체 서비스의 시간을 감소시키지도 않는다. 또한, 저전력 병렬 상관이 사용되지 않는다.

발명의 개요

본 발명의 한 목적은 대부분의 수신 획득 페이즈(phase) 동안 수신기가 턴 오프되게 하여, 연관된 수신기 선단의 온 타임(on time)이 크게 감소될 수 있게 하는 직접 시퀀스 확산 스펙트럼(DSSS) 신호 처리 아키텍처를 제공하는 것이다.

본 발명의 다른 목적은 DSSS 신호 수신의 획득 페이즈 동안 저전력 전력 소모가 허용되는 신호 처리 아키텍처를 제공하는 것이다.

본 발명의 또다른 목적은 이용가능한 집적 회로 처리에 의해 용이하게 제조되고, 저에너지를 이용하여 DSSS 신호를 획득하는 저전력 병렬 상관 방법을 제공하는 것이다.

본 발명의 다른 목적은 탐색 처리 동안 수신기 선단이 턴 온되게 할 필요없이 (획득 처리와 연관된) P/N 코드 및 도플러 탐색이 표준 순차 처리기(즉, 비교적 저속이며 적은 처리 자원을 갖는)에 의해 수행될 수 있게 하는 GPS 신호 처리 아키텍처를 제공하는 것이다.

본 발명의 또다른 목적은 GPS를 이용하여 어세트를 트래킹하는데 있어서 에너지가 거의 필요치 않은 GPS 신호 처리 아키텍처를 제공하는 것이다.

본 발명의 또다른 목적은 특정의 수신된 신호 대 잡음비(SNR)에 필요한 코히어런트(coherent) 통합 시간 및 논코히어런트(non-coherent) 통합 시간을 동적으로 교환할 수 있는 신호 처리 아키텍처를 제공하는 것이다.

본 발명의 다른 목적은 정확한 서브칩 DSSS 신호 획득 타이밍을 획득함에 있어 낮은 수신기 출력 샘플링 레이트를 사용하는 것이다.

본 발명의 또다른 목적은 GPS 위성 신호의 신속한 획득을 나타내는 GPS 신호 처리 아키텍처를 제공하는 것이다.

본 발명의 또다른 목적은 GPS 수신기가 부정확할 수도 있는 저가의 국소 발진기를 사용하는 때에도 신속하고, 낮은 에너지의 신호 획득을 허용하는 GPS 신호 획득 방법을 제공하는 것이다.

본 발명의 한 측면에 따르면, DSSS 신호 획득 동안 저전력의 고속 병렬 상관기가 사용되어 획득 에너지 소모를 감소시킨다. 병렬 상관기의 그러한 속도 때문에, 수신기가 온 상태(on condition)로 있어야 하는 시간이 감소되어 수신기 에너지 소모가 더욱 감소된다.

본 발명의 다른 측면에 따르면, 수신기 출력 데이터의 시간 간격이 샘플링되어 메모리에 저장되고, 그 다음 수신기는 턴 오프된다. 시간 간격은 저장된 수신기 출력 데이터에 포함된 임의의 수신된 CDMA DSSS 신호를 획득하기에 충분히 길다. 저장된 수신기 출력 데이터는 각각의 원하는 CDMA 신호를 획득하는데 필요한 횟수만큼 메모리로부터 재생된다. 처리 에너지 소모가 낮아지도록, 획득 처리에 저전력 병렬(부분적으로 아날로그) 상관기가 사용될 수 있다. 이 방법은 기존의 디지탈 상호 상관기보다 훨씬 적은 에너지를 사용한다.

본 발명에 따른 집중형 GPS 트래킹 시스템은 트래킹된 어세트가 매우 낮은 전력을 소모하고 저가의 국소 발진기를 갖는 수신기를 사용할 수 있게 한다. 병렬 상관기를 사용하면, 국소 발진기가 부정확해질 수 있게 되는데, 이는 저전력을 이용하여 획득 처리 동안 많은 주파수가 용이하게 탐색되기 때문이다. 또한, 병렬 상관기를 사용하면 GPS NAV 데이터의 수신 및 복조가 방지되고, 수신기의 평균 온 타임을 더 감소시키게 된다. 병렬 상관기는 모든 위상 코드에 대해 신속하게 탐색할 수 있기 때문에 감소된 위상 탐색 시간을 지원하는데 천운력(almanac)이 더 이상 필요치 않는다. 트래킹 유닛에서 항행 해법이 필요하지 않기 때문에, 매우 낮은 전력을 소모하는 단지 제한된 처리가 요구되며, 특정의 스테이션에서 항행 해법이 생성된다.

본 발명의 신규한 특징은 첨부되는 청구 범위에 개시되어 있다. 그러나, 본 발명은 그의 다른 목적 및 장점과 함께, 첨부되는 도면과 함께 취해지는 다음의 상세한 설명을 참조하여 가장 잘 이해될 것이다.

도 1은 본 발명에 따른 원격 트래킹 시스템의 블록도,

도 2는 본 발명에 따라 트래킹될 객체상의 트래킹 유닛의 블록도,

도 3은 통상적인 직렬 획득 아키텍처의 블록도,

도 4는 본 발명의 일 실시예에 따른 직렬 신호 처리 아키텍처의 블록도,

도 5는 본 발명의 다른 실시예에 따른 병렬 신호 처리 아키텍처의 블록도,

도 6은 저장된 데이터 및 슬라이딩 레플리카 파형간의 병렬 상관 처리를 도시하는 도면,

도 7은 레플리카 시퀀스를 생성하는 구조를 도시하는 블록도,

도 8은 도 7의 레플리카 생성 방법을 사용하는 데이터 메모리, 레플리카 레지스터, 및 병렬 상관기의 실시예의 짧은 세그먼트를 도시하는 도면,

도 9는 도 8의 2 시퀀스 병렬 상관기의 일단의 일 실시예를 도시하는 블록도,

도 10은 개별적인 코드 및 도플러 레플리카 시퀀스를 생성하는 방법을 도시하는 블록도,

도 11은 도 10의 레플리카 생성 방법을 사용하는 데이터 메모리, 코드 레플리카 레지스터, 도플러 레플리카 레지스터, 및 병렬 상관기의 실시예를 도시하는 도면,

도 12는 도 11의 3 시퀀스 병렬 상관기의 일단의 일 실시예를 도시하는 블록도,

도 13은 본 발명의 일 측면에 따른 각종 디지탈-아날로그 변환기 및 합산의 원리를 도시하는 개략적인 도면,

도 14는 상관 피크 근처의 1.0 ms C/A 코드 P/N 시퀀스의 짧은 섹션에 대한 무잡음 및 잡음 자기 상관 파형을 도시하는 그래프,

도 15는 RF/IF 섹션이 두 개의 직각 위상(quadrature) 출력을 생성하는 전체적인 I/O 처리에 의한 저전력 병렬 상관기 기반형의 획득 시스템을 도시하는 블록도,

도 16은 제곱 A/D 변환기의 일 실시예의 블록도,

도 17은 코드/도플러 결합 당 코드 레지스터 쉬프트의 수를 감소시키는 결합형 데이터 메모리, 레플리카 생성, 병렬 상관기 구성의 블록도,

도 18은 3 시퀀스 승산기의 디지탈-아날로그 변환기 셀의 개략적인 도면,

도 19는 핑-퐁(Ping-Pong) 데이터 메모리 구성의 개략적인 도면,

도 20은 데이터 도플러 사전승산(premultiplication)에 의한 병렬 상관기의 개략적인 도면,

도 21은 데이터 도플러 사전승산에 의한 전체적인 I/Q 처리기의 블록도,

도 22는 데이터 도플러 복합 사전승산에 의한 전체적인 I/Q 처리기의 블록도,

도 23은 스캐너 쉬프트 레지스터를 이용하는 저에너지 레지스터 기록 방법의 블록도.

본 발명의 바람직한 실시예의 상세한 설명

도 1은 다수의 GPS 위성(12)과, 트래킹 유닛(14)을 휴대한 철도 차량과 같이 트래킹되는 객체(어세트) 및 중앙 스테이션(16)을 도시한다. 앞서 기술된 바와 같이, 각각의 위성(12)은 트래킹 장치(14)내의 GPS 수신기가 해당 위성으로부터 수신기 안테나까지의 전파 지연(및 어세트 속도가 요구된다면, 지연 레이트)을 측정하는데 사용하는 신호를 전송한다. 위성 신호는 측정된 시간 지연으로부터 항행 해법을 결정하는데 필요한 주기적으로 반복하는 NAV 데이터를 또한 포함한다. GPS 신호내의 NAV 데이터의 낮은 레이트(초 당 50 비트)로 인해, NAV 데이터가 수집되는 경우 상당한 시간 주기(1 내지 수 분) 동안 수신기가 활성 상태이어야 한다. 또한, 특정 위성의 NAV 데이터는 시간에 따라 변화하며 GPS MCS는 이러한 변화를 모니터하고 거의 매 시간 마다 갱신값을 NAV 데이터에 제공한다. 정확한 항행 해법을 보장하기 위해, 모든 GPS 기반형 항행 시스템은 단지 약 4 시간 정도 경과된 NAV 데이터를 사용해야 한다. 어세트 위치가 4 시간 간격보다 자주 모니터링되어야 한다면, 새로운 NAV 데이터는 적어도 4 시간마다 수집되어야 할 것이다. NAV 데이터 유지 관리는 시간 당 대약 평균 15초의 수신기 동작을 필요로 하며, 이것은 각각의 트래킹된 어세트에서 행해지는 경우 큰 에너지를 수반해야 한다.

본 발명의 일 측면에 따르면, 항행 해법은 어세트에서가 아니라 중앙 스테이션에서 계산된다. NAV 데이터의 어느 것도 트래킹된 어세트에서 필요로 하지 않는다. 각각의 위상과 어세트간의 GPS 신호 전파 지연과 관련된 데이터만이 어세트에서 측정될 필요가 있으며, 이러한 데이터가 중앙 스테이션으로 전송된다. NAV 데이터는 표준 GPS 수신기를 이용하거나, 또는 적절하게 위치된 표준 GPS 수신기와 통신함으로써, 중앙 스테이션(16)에서 결정될 수 있다. 원한다면, NAV 데이터, 또는 항행 해법은, 어세트에서 수신하는데 보다 적은 에너지를 필요로 하는 높은 레이트의 통신 링크를 통해 트래킹된 어세트로 전달될 수 있다. 어세트에서 요구되는 NAV 데이터 디코딩이 없으면, GPS 신호 획득이 어세스에서의 주요한 GPS 처리 작업으로 되고, 본 발명의 저에너지 획득 방법에 의해 집중형 트래킹 시스템의 동작가능성이 크게 향상된다.

도 2에 도시한 바와 같이, 철도 차량 트래킹 장치(14)는 안테나(5)가 GPS 위상으로 부터 수신한 신호에 응답하는 수신기(2)와, 처리기(3), 및 송신기(4)로 구성된다. 수신된 신호는, GPS 위성으로부터 수신된 신호들간의 전파 시간 차의 확인 및 이용을 위해 처리기(3)에서 처리된다. 시간 차를 이용함으로써, 어세트에서의 GPS 신호 타임 스탬프의 인식에 대한 필요성이 경감되고, 따라서 어세트에서 데이터 스트림 디코딩이 불필요하게 된다. GPS 데이터 스트림 디코딩이 필요없는 경우, 수신기 처리는 GPS 신호의 획득을 감소시키고 획득 결과로부터 관련 시간 차(및 어세트 속도가 결정되어야 한다면, 도플러 주파수 차)를 계산한다. 계산된 시간 차이, 및 그 차이와 연관된 위성을 식별하는 데이터가 송신기(4)에 의해 안테나(6)로부터 중앙 스테이션으로 송신된다. 어세트의 GPS 에너지 예산의 주요한 부분이 GPS 신호 획득인 집중형 트래킹 시스템에 대한 설명은 앞서 인용된 해리슨(Harrison), 프라딥(Pradeep), 브룩스비(Brooksby), 흘라딕(Hladik)에 의한 공동 계류중인 미국 특허 제 08/456,229 호에서 찾아볼 수 있다.

도 3은 직렬 상관기를 사용하는 통상적인 직렬 획득 아키텍처를 도시한다. 통상적인 GPS 수신기에서는 신호 획득에 이어서 캐리어 및 P/N 코드 동기화가 이루어지고 NAV 데이터 복조가 수행되나, 도 3에는 이들 처리를 위한 모듈이 도시되어 있지는 않다. 신호 획득 아키텍처는 안테나(211), RF 증폭기(212), 믹서(213), 국소 발진기(214), 및 수신되고 다운 변환된(down-converted) 신호를 아날로그-디지탈 변환기(22)에 공급하는 저역 통과 필터(215)를 포함하는 RF/IF(무선 주파수/중간 주파수) 섹션(21)으로 이루어진다. A/D 변환기(22)는 전형적으로 레플리카 C/A 코드 칩 레이트의 정수배로 샘플링하여 변환하여 직렬 디지탈 상관기(23)에 디지탈 시퀀스를 공급한다. 상관기(23)는, A/D 변환기(22)로부터의 디지탈화된 수신기-출력 서브시퀀스와 코드/도플러(또는 레플리카) 생성기(24)로부터 발생된 C/A 레플리카 코드 서브시퀀스간의 내적을 직렬 계산한다. 이 내적의 계산은 먼저 승산기(231)에서 2개의 서브시퀀스의 첫번째 항을 승산하고 이 결과를 코히어런트 누산기(232)에 저장한 다음에, 2개의 서브시퀀스의 두번째 항을 승산하고 이 승산값을 코히어런트 누산기(232)에 가산하는 등의 과정을 직렬로 수행함으로써 이루어진다. A/D 변환기(22)로부터 서브시퀀스 항이 입수됨에 따라 따라, 내적이 실시간으로 수행된다. 통상적인 대로, 서브시퀀스는 통상 반복 C/A 코드의 단일 주기에 걸쳐 있다. 내적이 완료된 후에, 코히어런트 누산기는 레플리카 생성기에 의해 생성된 특정 C/A 코드, 코드 오프셋 및 도플러 주파수에 대한, 하나의 C/A 코드 사이클의 레플리카 신호와 수신된 서브시퀀스의 상호 상관 샘플을 포함한다. 내적 연산은, 동일한 레플리카 C/A 코드 서브시퀀스를 이용하면서 A/D 변환기(22)로부터의 몇몇 후속 서브시퀀스에 의해 반복된다. 후속적인 내적 결과는 제곱기(29)에 의해 제곱되고 논코히어런트 누산기(30)에서 합산되어, 코히어런트 처리 결과의 논코히어런트 통합을 산출한다. 논코히어런트 누산기(30)의 출력 신호는 임계치 검출기(31)에 의해 검사되고, 논코히어런트 누산기(30)의 신호 레벨이 충분히 높은 경우에, "신호 획득" 커맨드가 생성된다. 신호가 획득될 때, 제어부(27)는 연관된 C/A 코드 인덱스(위성 인텍스), 코드 오프셋, 및 도플러 주파수를 모니터하고, 코드/도플러 생성기(24)에 지시하여 (다른 GPS 위성에 대한) 다른 C/A 코드로 변화시키고 또 다른 탐색을 개시하거나, 또는 충분한 위성 신호가 획득되었을 경우에는 중지시킨다. A/D 변환기(22)로부터의 몇몇 서브시퀀스가 처리되고 난 후 신호가 획득되지 않으면, 제어부(27)는 다른 C/A 코드, 코드 오프셋, 또는 도플러 주파수를 변화시키도록 코드/도플러 생성기(24)에게 지시한다. 각각의 위상 신호가 획득됨에 따라, 제어부(27)는 연관된 코드 인덱스, 코드 오프셋, 및 도플러 주파수를 GPS 신호 동기화 및 NAV 데이터 처리 장치(도시되지 않음)에 공급한다.

모든 동작가능한 C/A 코드, 코드 오프셋, 도플러 주파수를 검색하기 위한 준비가 이루어져야 한다. 제어부(27)는 위성 코드 생성기(243) 및 오프셋 생성기(244)에 대한 커맨드를 통해 원하는 C/A 코드 및 코드 오프셋을 선택한다. 오프셋 생성기(244)는, A/D 변환기(22)로부터의 비트 스트림과 관련하여, 위성 코드 생성기(243)로부터의 생성된 코드 레플리카의 시간 오프셋을 제공한다. 도플러 I/Q 생성기(242)는 제어부(27)에 의해 취해지는 도플러 쉬프트 및 국소 발진기 주파수 에러의 결합을 표시하는 사인파의 디지탈 표시를 생성한다. 레플리카 신호는 승산기(241)에 의해 이러한 사인파 및 C/A 코드 레플리카의 곱으로서 생성된다. GPS 신호의 검출을 보장하기 위해, RF/IF 섹션(21)은 동위상(I) 및 직각 위상(Q) 출력 신호(도 3에 도시되지 않음)를 생성해야 하고, 이 두가지 신호가 신호 획득을 위해 처리되어야 한다. 또한, I 및 Q RF/IF 출력 신호의 각각은 GPS 분야의 당업자에게 공지된 바와 같이, I 및 Q 도플러 사인 성분으로 처리되어야 한다.

도 3에 도시한 통상적인 방법은 RF/IF 섹션(21)으로부터의 수신기 출력 데이터가 입수되자 마자 처리될 것을 필요로 하고, 그 처리는 수신된 신호의 코드 레이트에 의해 제한된다. 본 발명의 일 측면에 따른 개선된 직렬 신호 획득 처리기에 대한 아키텍처가, 도 4에 도시되어 있다. 그 아키텍처는, 단일 저장 메모리(33)가 부가되었다는 점과, RF/IF 섹션(21)에 대한 전력이 제어부(35)에 의해 제어된다는 점을 제외하고는 도 3의 아키텍처와 유사하다. RF/IF 섹션(21)에 의해 공급된 GPS 신호는 A/D 변환기(22)에 의해 디지탈 포맷으로 변환되지만, A/D 샘플링 레이트는 C/A 코드 레이트의 낮은 비(非)정수배로 설정된다. 메모리(33)는 신호 획득에 충분한 입력 신호의 길이를 저장하고 저장 후에 RF/IF 섹션이 턴 오프되도록 한다. 획득 처리의 진행은 메모리에 저장된 데이터를 판독하고, 가능하면 다시 판독함에 의해 이루어진다. 이에 따라 에너지 소모가 크게 감소되는데, 그 이유는 RF/IF 섹션(21)의 전력 소모가 크기 때문이다. 또한, 획득 처리는, 종래 기술에서 언급한 바와 같이, 수신된 신호의 코드 레이트에 의해 더 이상 제한받지 않는다. 비정수 입력 A/D 샘플링 레이트로 인해, 획득 처리기는 아주 낮은 샘플링 레이트를 이용하면서 (위치 해법을 결정하는데 필요한) 정확한 GPS 신호 전파 시간 차를 결정할 수 있게 된다. 또한, 입력 SNR이 지나치게 낮지 않거나, 또는 정확도 요건이 지나치게 높지 않을 경우, 낮은 비정수 샘플링 레이트에 의해, 통상적으로 필요한 종래의 캐리어 및 P/N 코드 동기화 처리(예를 들어, 캐리어 트래킹을 위한 코스타스(Costas) 위상 동기 루프, 및 코드 트래킹을 위한 초기-말기(early-late) 지연 동기 루프)를 피할 수 있는 충분한 정확도로, 시간차가 결정된다.

수신된 신호 세그먼트를 메모리에 저장하고, 다른 SCD 빈을 처리하는데 필요한 경우에 메모리를 재판독하는 장점은, 국소 발진기의 불안정성 또는 부정확성으로 인한 신호 획득 정확도의 손실 없이, 소정 시간 주기에 걸쳐 상관 처리가 이루어질 수 있다는 점이다. 저장된 신호를 사용하여 항행 해법에 필요한 시간 지연을 도출한 경우, GPS 수신의 획득 페이즈과 트래킹 위상간에 정확한 타이밍을 유지할 필요가 없다. 측정(예를 들어, 어세트 트래킹) 직후에 항행 해법이 필요치 않은 애플리케이션에 있어서, 저전력 데이터 저장 메모리와 결합하여, 순차 상관기(및 다른 회로)에 대해 매우 낮은 전력의 집적 처리를 이용함으로써 매우 낮은 전력의 GPS 수신기를 구성할 수 있다. 당 산업 분야에서는 매우 낮은 전력의 대용량 집적 처리가 개발되고 있다(예를 들어, 1.5V, 0.35 미크론 상보형 금속 산화물 반도체 또는 CMOS 공정).

대부분의 DSSS 시스템에서와 같이, GPS 시스템에서는, SNR이 신호 처리 이전에는 매우 낮으며, 임계치 검출기(31)에 의한 신뢰성있는 신호 검출에 필요한 높은 SNR 상관 피크를 산출하기 위해 상당 주기의 수신 신호가 처리되어야 한다. 통상적인 민간용 GPS 애플리케이션의 경우, RF/IF 섹션(21)으로부터의 대략 20ms의 신호가 저장되고 처리되어야 한다. 메모리 크기를 작게 유지하기 위해, RF/IF 섹션(21)으로부터의 신호는 낮은 레이트로 샘플링되고 단지 몇개 레벨로 양자화된다. 민간용 애플리케이션의 경우, 종래의 GPS 수신기는, 전형적으로, 30 미터의 GPS 위치 결정(위치) 정확도를 성취한다. 이러한 정확도를 가진 GPS 위치 결정은 C/A 코드 칩의 1/10보다 낮은 에러로 측정되는 신호 코드 오프셋으로부터 계산될 수 있다. 신호 코드 오프셋은 상호 상관 피크와 연관된 레플리카 신호 코드 오프셋을 노우팅(noting)하여 측정된다. 본 발명의 일 실시예에서, 논코히어런트 누산기(30)로부터의 결과 시퀀스는, 코드 인덱스 및 도플러 주파수 상수를 홀딩하면서 레플리카 코드 오프셋을 증대시키는 순서로 생성된다. 큰 상관 결과가 관측되는 경우, 결과 시퀀스에 보간 알고리즘이 적용되고, 상관 피크와 연관된 코드 오프셋이 추정된다. 코드 칩의 1/10의 코드 오프셋 정확도는, C/A 코드 칩 레이트의 대략 두 배로 신호를 샘플링할 때 성취된다. 몇몇 종래의 GPS 수신기는 신호 획득 동안 원하는 1/10의 칩 정확도를 성취하지 못하나, 대신에, 몇몇 GPS 수신기는 C/A 코드 칩 레이트의 두 배로 신호를 샘플링하고 초기-말기 지연 동기 루프의 일부로서 샘플링 위상을 튜닝함으로써 코드 동기화 동안 원하는 1/10의 칩 정확도를 성취한다. 이와 달리, 다른 종래의 GPS 수신기는, C/A 코드 칩 레이트의 열 배로 신호를 샘플링하고 1/10의 칩 증분에 있어서 가장 큰 상관 피크를 산출하는 코드 오프셋을 노우팅함으로써 (1/10)의 칩 타이밍 정확도를 성취한다. 감소된 샘플링 레이트는 보다 적은 메모리 및 보다 낮은 처리 레이트를 필요로 한다.

A/D 변환기(22)로의 입력에서의 SNR은 0보다 훨씬 낮으며, 따라서, A/D 변환기가 단지 3개의 적절하게 선택된 표시 레벨을 사용할 경우, 신호의 열화가 거의 없게 된다. 각각의 샘플은 단지 두 개의 데이터 비트를 이용하여 부호-크기 포맷으로 편리하게 인코딩될 수 있다. 신호 검출을 보장하기 위해서는, I 및 Q RF/IF 출력 신호가 생성되고, 저장되며, 처리되어야 한다(도 3 및 도 4에는 단지 하나의 RF/IF 채널이 도시되어 있다). GPS 분야의 당업자에게 잘 알려져 있는 바와 같이, 3개 이상의 표시 레벨을 사용하면 비 GPS 신호(non-GPS signal)에 의한 간섭에 큰 저항성을 제공할 수 있다. 그러나, I 및 Q 신호에 대해 단지 두 개의 표시 레벨(1 비트)이 사용되는 경우에는 보다 작은 데이터 메모리가 요구되고, 이것은 몇몇 애플리케이션에서 원가 측면의 장점을 갖는다. 본 발명의 일 실시예에서, I 및 Q RF/IF 출력 신호는 동시에 디지탈화되고 저장되며, 데이터 메모리 길이는, 획득을 위해 필요한 전체 데이터 시퀀스(예를 들어, 20 ms)를 홀딩하는데 충분하다. 밀리초 당 C/A 코드 칩이 1023개이고, I 및 Q RF/IF 신호가 샘플당 2비트를 가진 코드 칩마다 대략 두 개의 샘플로 샘플링되는 경우, 20 ms 신호 세그먼트에 대해 대략 170,000 비트의 저장이 필요하다. 편의를 위해, I 및 Q 데이터는 별도의 I 및 Q 메모리에 저장되는 것으로서 간주될 수 있다. 필요한 데이터가 샘플링되고, 변환되며, 저장되면, 수신기는 턴 오프될 수 있고, 기록된 데이터가 처리될 수 있다.

본 발명의 순차 방법에서는, 코드, 코드 오프셋 및 도플러 쉬프트의 각 결합에 대한 상관 처리 동안, 저장된 데이터가 1회 재생(판독)된다. 도 4의 시스템에서, 저장된 디지탈 데이터 샘플의 시퀀스가 메모리(33)로부터 한꺼번에 판독된다. 승산기(231)는 메모리(33)로부터의 각 샘플 시퀀스와 코드/도플러 생성기(24)로부터의 대응하는 시퀀스 샘플을 승산하며, 그 결과는 코히어런트 누산기(232)에 누산된다. 코드/도플러 또는 레플리카 생성기로부터의 시퀀스 또는 데이터 세그먼트는 테스트중인 특정 코드, 코드 오프셋, 및 도플러 주파수에 대해 크래프트(craft)된다. 이와 같이 처리된 메모리 시퀀스의 길이가 코히어런트 통합 길이이며, 전형적으로 1.0 밀리초인 C/A 코드의 하나의 완전한 사이클로서 선택된다. 몇 개(예를 들어, 21개)의 인접한 1.0 ms 메모리 데이터 세그먼트들은 레플리카 시퀀스를 변화시키지 않고 이러한 방식으로 처리된다. 각각의 1.0 ms 세그먼트가 처리된 후에, 코히어런트 누산기(232)에 저장된 값은 1.0 ms 레플리카 및 데이터 세그먼트(시퀀스)간의 상호 상관을 나타낸다. 이 값은 제곱기(29)에 의해 제곱되고 논코히어런트 누산기(20)에 가산된다. 주어진 레플리카 신호에 대해 첫번째 1.0 ms 세그먼트가 처리되기 전에, 논코히어런트 누산기(20)가 0으로 리셋되고, 그에 따라 최종 누산된 결과는 레플리카 신호에 의해 지정된 특정의 코드, 코드 오프셋, 및 도플러 주파수에 대한 전체 상관 스코어를 나타내게 된다. 마찬가지로, 코히어런트 누산기는 각각의 1.0 ms 세그먼트가 처리되기 전에 리세트된다. 임계치 검출기(31)는 상관 스코어를 모니터링하고 스코어가 지정된 임계치보다 큰 경우 "신호 획득" 신호를 생성한다. "신호 획득" 신호 수신시에, 제어부(35)는 간단한 피크 탐색 및 보간 알고리즘(이후 기술됨)을 수행하여, 검사중인 주어진 코드 인덱스 및 도플러 주파수와 연관된 코드 오프셋의 최상의 추정치를 찾아낸다. 제어부(35)는 다른 코드, 코드 오프셋, 및 도플러 주파수 결합을 선택하고 레플리카 생성기에 지시하여 이러한 변화를 반영하도록 레플리카 신호를 변경시킨다. 신호 획득 처리는 탐색될 코드, 코드 오프셋, 도플러 주파수에 대응하는 다수의 레플리카 신호에 대해 반복되고, 원하는 수의 GPS 신호(각종 C/A 코드)가 획득되었을 때에 정지된다. 제어부(35)는 획득된 신호와 연관된 코드 인덱스, 측정된 오프셋, 및 도플러 주파수를 출력 신호로서 생성한다.

I 및 Q 메모리 데이터는 도 4에 도시한 바와 같이 하나의 디지탈 상관기(23)를 이용하여 순차적으로 처리될 수 있다(예를 들어, 모든 I 데이터를 처리하고, 그 다음에 모든 Q 데이터를 처리한다). 이와 달리, I 및 Q 메모리 데이터는 개별적인 디지탈 상관기를 이용하여 동시에 처리될 수 있다. 하여간, 신호 획득을 보장하기 위해서는, I 메모리 데이터 및 Q 메모리 데이터에 대해 I 및 Q 도플러 처리가 수행되어야 한다. 따라서 4개의 I-Q 결합이 존재하며 이들은 하나의 디지탈 상관기에 의해, 또는 다수의 상관기에 의해 동시에 처리될 수 있다. 하나의 순차적인 방법에 있어서, 주어진 레플리카 코드 인덱스, 코드 오프셋, 및 도플러 주파수를 갖는 전체 메모리 데이터 시퀀스에 대한 상관 결과는 다음과 같이 계산된다. 먼저, 코히어런트 및 논코히어런트 누산기가 0으로 리세트된다. 그 다음에 I 메모리 데이터가 I 도플러 레플리카에 의해 처리되고 그 상관 결과가 코히어런트 누산기에서 누산된다. 그리고 나서 Q 메모리 데이터가 Q 도플러 레플리카에 의해 처리되고 그 상관 결과가 코히어런트 누산기에 또한 누산된다. 그 다음에 전체 코히어런트-누산 결과가 제곱기(29)에 의해 제곱되고 논코히어런트 누산기(30)에 가산된다. 다음에 코히어런트 누산기가 리세트된다. 그 다음에 Q 메모리 데이터가 I 도플러 레플리카에 의해 처리되고 그 상관 결과가 코히어런트 누산기에 누산되고 나서, I 메모리 데이터가 Q 도플러 레플리카에 의해 처리되며 그 상관 결과가 반전되고(-1이 승산되고) 코히어런트 누산기에 또한 누산된다. 그 다음에 전체 코히어런트-누산 결과가 제곱기(29)에 의해 제곱되고 논코히어런트 누산기(30)에 가산된다. 이러한 처리는, 세그먼트들 사이에서 논코히어런트 누산기를 리세트하지 않고, 각각의 1.0 ms 메모리 데이터 세그먼트에 대해 반복되며, I 및 Q 메모리 데이터의 2개의 전체적인 판독 사이클을 필요로 한다. 획득 시간 및 에너지는 개별적인 I 및 Q 도플러 생성기(242), 승산기(241), 디지탈 상관기(23)를 이용하여 4개의 I-Q 결합 모두를 동시에 처리함으로써 감소될 수 있다.

하나의 간편한 방식으로서, 코드/도플러 생성기(24)는 도 4에 도시한 바와 같이, 도플러 I/Q 생성기(242), 위성 코드 생성기(243), 오프셋 생성기(244) 및 승산기(241)로 구성된다. 도플러 I/Q 생성기(242)는 샘플링 레이트와 관련된 원하는 주파수의 사인 또는 코사인 파형의 디지탈 시퀀스 표시를 생성하고, 예를 들어, 어드레스 카운터에 의해 구동되는 판독 전용 메모리(ROM)로 구현될 수 있다. 사인파의 주파수 및 위상(I 또는 Q)은, 저장된 사인파 샘플이 판독되는 순서를 제어(예를 들어, 어드레스 추림 및 개시 어드레스의 선택에 의해)함에 의해 선택될 수 있다. 다른 디지탈 사인파 생성기가 또한 당업자에게 잘 알려져 있다. GPS C/A 코드의 경우, 적절한 순서로 C/A 코드 비트를 생성하도록 잘 알려진 상태 머신이 사용될 수 있다. 도플러 사인파 및 C/A 코드 값은 승산기(241)에 의해 승산되어 레플리카 신호를 산출한다. 모든 실행 가능한 코드 오프셋을 탐색하기 위한 준비가 오프셋 생성기(244)를 이용하는 위성 코드 생성기(243)로부터의 저장된 코드 레플리카의 시간 오프셋에 의해 제공된다. 위성 코드 생성기(243)의 상태 머신 구현의 경우, 상관 처리를 개시하기 전에 상태 머신을 관련 상태로 사전설정함으로써 특정 코드 오프셋이 달성된다. 다른 코드 오프셋에 대응하는 초기 상태는 ROM에 저장되고 간단한 이진 카운터에 의해 인덱싱될 수 있다.

실제로, 획득 탐색은, 코드 및 도플러 주파수를 우선적으로 선택한 후, 다른 코드 오프셋들을 통해 인덱싱함으로써 편리하게 수행된다. 다음에 도플러 주파수가 변경되고 다른 오프셋들이 재검사된다. 논코히어런트 누산기(30)는, 인접한 오프셋 시퀀스내의 각 후보 코드 오프셋마다 하나씩 대응하는 누산기의 어레이로서 구현될 수 있다. 이러한 누산기 구성에 의해, 실질적인 스코어 피크와 연관된 서브칩 오프셋 값을 찾는데 보간 알고리즘이 적용될 수 있도록 인접한 오프셋에 대한 스코어가 동시에 검사된다. 순차 보간 알고리즘이 사용되는 경우, 단지 단일 누산기 소자만을 사용하면서 피크 오프셋 값을 보간할 수 있다.

전체 획득 시간은 다수의 코드 오프셋을 동시에 처리함으로써 감소될 수 있다. 예를 들어, 다수의 디지탈 상관기(23)가 사용될 수 있으며, 각각은 상이하게 지연된 레플리카 신호 버전으로 구동된다. 다른 지연은 코드/도플러 생성기(24)의 출력에 접속된 태핑된 지연선으로 구현될 수 있다. 다른 탭들은 개별적인 직렬 디지탈 상관기(23)를 각각 구동할 수 있으며, 각 상관기로부터의 결과는 논코히어런트 누산기 어레이의 관련 소자에서 개별적으로 제곱되고 누산될 수 있다.

본 발명의 다른 측면에 따른, 저전력 및 고속 신호 획득을 제공하는 다른 GPS 수신기 아키텍처가 도 5 에 도시되어 있다. 이 획득 아키텍처는 직렬 디지탈 상관기, 직렬 도플러 및 P/N 코드 생성기, 직렬 판독 메모리가 병렬 상관기(36), 병렬 도플러 및 P/N 코드 생성기(37), 병렬 판독 메모리(33)로 각각 대체된 것을 제외하면, 도 4의 아키텍처와 유사하다. 본 발명의 일 측면은 병렬 상관기에서 대량으로 병렬 아날로그 합산하는 방법이다. 아날로그 합산은, 메모리, 레플리카 생성기, 및 상관기 소자의 대량 병렬 구성과 결합하여, 상관 처리시에 시간 및 에너지를 크게 감소시킨다. 아날로그 합산 결과는 이후 기술되는 바와 같이, 제곱기(29)와 결합될 수 있는 A/D 변환기(38)에 의해 디지탈 형태로 변환된다. 병렬 아키텍처는 저에너지 사용을 성취하기 위해 통상적인 저전력 상보형 금속 산화물 반도체(CMOS) 집적 회로 기술을 또한 이용한다. CMOS 회로에서의 에너지 사용은 회로 노드 캐패시턴스를 충방전시킴으로써 제어된다. 즉, 전압이 정적이거나(변화하지 않거나) 또는 캐패시턴스가 적은 노드에서는 에너지가 거의 사용되지 않는다. 본 발명에 의해 도플러 및 P/N 코드 레플리카 생성기, 레지스터, 데이터 메모리, 및 병렬 상관기는 상관 처리 동안 충방전되는 CMOS 노드의 수를 최소화하도록 구성된다.

도 6은 병렬 상관 개념을 도시하는 것으로서, 수신된 신호 및 레플리카 신호가 도플러 쉬프트를 갖지 않는 경우에 대한 파형을 도시한다. 디지탈화된 신호 데이터가 RF/IF 섹션(21) 및 A/D 변환기(22)로부터 입수 가능해짐에 따라 디지탈화된 신호 데이터는 데이터 메모리에 순차적으로 기록된다. 데이터 메모리(33)는 대량의 병렬 출력으로 구성되어, 출력에서 데이터의 롱 시퀀스(long sequence)를 동시에 이용할 수 있게 된다. 또한, 쉬프트 레지스터(1004)는 선택된 레플리카 신호가 로딩되고 데이터 메모리로부터의 출력과 동일한 길이를 갖는 대량의 병렬 출력으로 구성된다. 주어진 도플러 주파수, 코드 인덱스 및 코드 오프셋에 대한 병렬 데이터 시퀀스 및 병렬 레플리카 시퀀스간의 상호 상관(즉, 내적)의 샘플이 병렬 상관기(1000)에 의해 동시에 생성된다. 병렬 상관기(1000)에 있어서, 메모리 데이터 시퀀스의 각 요소는, 승산기 어레이내의 대응하는 승산기에 의해 레플리카 시퀀스의 대응하는 요소와 승산된다. 승산기 출력 신호는 동시에 합산되며, 상관기 출력에 코히어런트 처리 결과를 형성한다. 인접한 코드 오프셋에 대한 코히어런트 처리 결과는, 메모리 데이터를 정지 상태로 홀딩하면서 레플리카 레지스터를 1 단계 쉬프트함으로써 생성된다. 대안적으로, 레플리카 신호는 메모리 데이터가 쉬프트되는 동안 정지 상태로 홀딩될 수 있다.

본 발명의 한 바람직한 실시예에 있어서, 병렬 출력 데이터 및 레플리카 시퀀스는 1.0 ms 길이이고 C/A 코드의 단일 사이클에 걸쳐 있는다. C/A 코드 칩 당 대략 2개의 샘플 레이트로 샘플링하고 2 비트 부호-크기 포맷을 이용하여 A/D 변환기에 의해 3 레벨로 디지탈화함으로써 데이터 시퀀스가 RF/IF 출력 신호로부터 생성된다. 이러한 샘플링 레이트 및 레벨 수는 엘리어싱(aliasing)을 방지하며, A/D 임계치 레벨이 적절하게 선택되는 경우, 실질적인 SNR 저하를 방지하며, 약 2100 샘플의 시퀀스 길이를 산출한다. 부호-크기 포맷은 상술한 승산기 어레이에 간단한 승산기가 사용될 수 있게 한다. 당업자에게 명백한 바와 같이, 다른 바람직한 데이터 표시, 샘플링 레이트, 및 병렬 출력 시퀀스 길이가 가능하다.

도 7은 병렬 출력 레플리카 시퀀스를 생성하는 한 방법을 도시한다. 코드/도플러 생성기(1008)에 있어서, C/A 코드 생성기(1001)는 원하는 C/A 코드 시퀀스를 생성하고, 디지탈화된 사인파 생성기(1002)는 원하는 위상 및 도플러 주파수를 가진 디지탈화된 사인파 시퀀스를 생성한다. 승산기(1003)는 코드/도플러 생성기(1008)에 의해 제공된 코드 및 사인파 시퀀스를 순차적으로 승산하여 레플리카 시퀀스를 생성하고, 이러한 시퀀스는 병렬 출력 코드/도플러(레플리카) 레지스터(1004)로 쉬프트된다.

레플리카 시퀀스는 바람직하게 3 레벨(2 비트) 부호-크기 포맷이나, 또는 2 레벨(1 비트) 부호 포맷으로 표시되는데, 그 이유는 이들 포맷이 보다 많은 비트를 사용하는 포맷에 비해 병렬 상관기의 복잡성 및 전력 소모를 감소시키기 때문이다. 단지 3개 이하의 레벨의 경우, 레플리카 시퀀스내의 도플러 성분은 높은 고조파 성분을 가질 것이고, 이들 고조파는 입력 신호와 정확하지 않게 상관될 수 있다. 이러한 문제는 RF/IF 출력 신호가 실질적으로 제로(zero) 주파수로부터 오프셋되도록 RF/IF 국소 발진기 주파수를 선택함으로써 방지될 수 있다. 매우 큰 오프셋을 선택함으로써, 모든 결과하는 필수적인 도플러 레플리카 주파수의 고조파는 최상의 도플러 레플리카 주파수 보다 훨씬 높을 것이다. 고조파 문제는 수퍼헤테로다인 수신기의 설계 분야의 당업자에게 공지되어 있다. 필요한 경우, 도플러 레플리카 고조파 레벨은 도플러 및 레플리카 시퀀스 표시에서 보다 많은 비트를 사용하고 레플리카 레지스터에 샘플 당 보다 많은 비트를 사용함으로써 감소될 수 있다. 그러나, 이것은 신호 획득 구현의 전력 소모 및 복잡성(크기)을 증대시킬 것이다.

도 8은 도 7의 레플리카 생성 방법을 사용하는 데이터 메모리(33), 레플리카 쉬프트 레지스터(1004), 및 병렬 상관기(1000)의 실시예의 짧은 세그먼트를 도시한다. 데이터 및 레플리카 시퀀스는 2 비트 부호-크기 표시를 사용하며, 메모리(33), 쉬프트 레지스터(1004), 및 상관기(1000)의 각 행(row)측 소자가 칼럼(columnar) 방식으로 서로 정렬되므로, 두 개의 시퀀스로부터의 대응하는 샘플의 부호(S) 및 크기(M) 비트가, 각각의 칼럼에서, 대응하는 승산기(1200)에 편의적으로 공급될 수 있다. 부호-크기 입력값이, 예를 들어, 두 개의 입력 시퀀스로부터의 -1, 0, 또는 1인 경우, 각각의 승산기(1200)는 출력 신호로서 -1, 0, 또는 1을 생성한다. 개별적인 디지탈-아날로그 변환기(1300)는 각각의 디지탈 승산기 출력 신호를 아날로그 형태로 변환한다. 모든 D/A 변환기 출력 신호는 아날로그 상관 결과를 표시하는 공통 출력에 공급됨으로써 합산된다. 아날로그 합산은 전하 합산을 이용하여 편리하게 구현되나, 다른 아날로그 합산 형태도 또한 가능하다. 이러한 합산 방법은 공간적으로 효율적이고, 매우 낮은 전력을 필요로 하며, 임의의 아날로그 메모리를 필요로 하지 않고, 매우 고속이다. 이러한 병렬 상관기 아키텍처의 다른 장점은 코드 및 도플러 시퀀스가 프로그램가능하다는 것이며, 그에 따라 획득 처리에 있어서 단일 상관기가 다수의 코드 인덱스, 오프셋, 및 도플러 주파수를 신속하게 탐색할 수 있게 된다.

도 9는 도 8의 2-시퀀스 병렬 상관기의 1단의 일 실시예를 도시한다. 승산기(1200)는 D/A 변환기(1300)에 스위치(1400 및 1500)를 제어하는 부호 및 크기 출력 비트를 생성한다. 스위치는 전하 합산 캐패시터(1100)의 일단을 포지티브 기준 전압 레일(rail)이나 네가티브 기준 레일, 또는 출력 기준 전압 레일(예를 들면, 접지)에 접속한다. 합산은 2 단계 절차에 의해 생성된다. 먼저 전하 리세트 라인이 로우(low)로 세트되어, 각각의 병렬 상관기 단내의 전하 리세트 스위치(1600)를 폐쇄하고 스위치(1400)를 동작(forcing)시켜 연관된 캐패시터를 출력 기준 레일(도 9의 접지)에 접속시킨다. 이것은 모든 캐패시터를 방전시킨다. 그 다음에 전하 리세트 라인이 하이(high)로 세트되어, 전하 리세트 스위치(1600)를 개방하고 각각의 병렬 상관기 단에서의 데이터 및 레플리카 값이 연관된 부호 및 크기 스위치(1500 및 1400)를 각각 제어하게 한다. 이러한 2 단계 처리는 시간에 따라 과도한 전하가 전하 합산 캐패시터상에 생기지 않도록 한다. 이러한 병렬 상관기는, 예를 들어, 금속-금속 "크로스-오버(cross-over)" 캐패시터 및 이진 전자 스위치를 사용함으로써 저비용 디지탈 처리로 구현될 수 있는 것이 바람직하다. 마지막으로, 전하 합산은, 단순히 합산 라인을 연장함으로써 다수의 집적 회로를 가로질러 연장될 수 있는 것이 바람직하다.

도 10은 레플리카 신호를 생성하는 다른 방법을 도시한다. 이러한 방법에 있어서, 개별적인 병렬-출력 레지스터에 코드 및 도플러 레플리카 시퀀스가 저장된다. 코드/도플러 생성기(1010)의 C/A 코드 생성기(1001)는 원하는 C/A 코드 시퀀스를 생성하고 이러한 시퀀스는 코드 레플리카 레지스터(1005)로 쉬프트된다. 마찬가지로, 코드/도플러 생성기(1010)의 디지탈화된 사인파 생성기(1002)는 원하는 위상 및 도플러 주파수를 갖는 디지탈화된 사인파 시퀀스를 생성하고, 이러한 시퀀스는 도플러 레플리카 레지스터(1006)로 쉬프트된다.

도 11은 도 10의 레플리카 생성 방법을 사용하는 데이터 메모리(33), 코드 레플리카 레지스터(1005), 도플러 레플리카 레지스터(1006), 및 병렬 상관기(1000)의 실시예를 도시한다. 개별적인 코드 레지스터(1005) 및 도플러 레지스터(1006)가 사용되어, 개별적인 메모리 데이터, 코드, 및 도플러 시퀀스를 생성한다. 3 시퀀스로부터의 대응하는 샘플의 부호(S) 및 크기(M) 비트가 대응하는 승산기(1201)에 공급된다. 예를 들어 데이터 및 도플러 시퀀스로부터의 부호-크기 입력값이 -1, 0, 또는 1이고 코드 시퀀스로부터의 부호-크기 입력값이 -1 또는 1인 경우, 각각의 승산기(1200)는 출력 신호로서 -1, 0 또는 1을 생성한다. 2 시퀀스 병렬 상관기에 대해 이미 기술된 바와 같이, 다른 승산기 출력 신호는 아날로그 합산을 이용하여 동시에 모두 합산된다.

도 12는 도 11의 3 시퀀스 병렬 상관기의 일단의 일 실시예를 도시한다. 도시된 상관기 단은, 개별적인 코드 레지스터 비트가 승산 결과의 부호에 영향을 주기 위해 승산기가 잉여 배타적 OR 게이트(1205)를 갖는다는 점을 제외하면, 도 9의 2 시퀀스 병렬 상관기의 단과 유사하다.

도 8 및 도 11의 2 시퀀스 및 3 시퀀스 병렬 상관기는 다수의 시퀀스 병렬 상관기로 일반화 될 수 있다. 2 시퀀스 상관기에 비해, 3 시퀀스 상관기에서는 상호 상관 시퀀스(레플리카)중 하나가 두 개의 개별적인 시퀀스로 분해되었다. 이러한 분해는 다수의 시퀀스 병렬 상관기 또는 내적 머신을 제공하도록 데이터 및 레플리카 시퀀스에 종합적으로 적용될 수 있다.

병렬 상관기의 "차동" 아날로그 합산은 낮은 잡음 감지도 및 다른 장점을 가질 수도 있다. 도 13은 하나의 편리한 차동 합산 구성을 도시한다. 병렬 상관기의 각 단에 있어서, 두 개의 D/A 변환기는 관련 승산기로부터의 동일한 부호 및 크기 출력 신호에 의해 병렬로 구동된다. 하나의 변환기는 포지티브(positive)로 표시되며 그의 캐패시터는 포지티브 합산 라인에 접속되고, 다른 하나의 변환기는 네가티브(negative)로 표시되며 그의 캐패시터는 네가티브 합산 라인에 접속된다. 당업자에게 잘 알려져 있는 바와 같이, 각 변환기에 도시된 스위치는 전자 스위치로서 구현된다. 두 개의 변환기는, 네가티브 변환기내의 부호 스위치(1500)가 포지티브 변환기의 부호 스위치에 대해 반대 개념으로 접속된다는 점을 제외하고는, 동일하게 동작한다. 차동 방법에 있어서는, 최종 코히어런트 상관 결과를 결정하기 위해 포지티브 및 네가티브 합산 결과간의 차가 획득되어야 한다. 당업자에게 잘 알려져 있는 바와 같이, 이것은, 예를 들어 고속 선형 또는 스위치형 캐패시터 차동 증폭기를 사용하여 수행될 수 있다. 이와 달리, 포지티브 및 네가티브 합산 결과를 개별적으로 A/D 변환하고, 이들의 차를 계산, 제곱 및 논코히어런트 누산한다.

도 11의 3 시퀀스 병렬 상관 방법은 도 8의 2 시퀀스 방법보다 적은 전력을 사용하는데 그 이유는 후속 코드 오프셋에 대해 상관 결과를 전개할 때, 즉 개별적인 도플러 레지스터가 고정된 채로 유지될 때 단지 1 비트 깊이의 코드 레지스터만이 쉬프트될 필요가 있기 때문이다. 2 비트 깊이인 레지스터를 쉬프트하면 1 비트 깊이인 레지스터를 쉬프트하는데 소모되는 전력의 약 두 배를 소모한다. 레지스터 쉬프팅은 병렬 상관 방법의 주요한 전력 소모자이기 때문에, 3 시퀀스 방법이 바람직하다. 한편, 2 시퀀스 방법은 승산기에서 보다 적은 쉬프트 레지스터 요소 및 보다 적은 배타적 OR 게이트를 사용하므로, 구현하는데 보다 적은 요소를 사용하게 된다. 도플러 레플리카 표시의 비트 수가 증가할 수록 구현화물의 크기 차가 감소한다.

도 9 및 도 12에 도시한 D/A 변환기(1300)는 전하 합산 캐패시터의 충전을 제어하기 위한 직렬 스위치를 이용한다. 승산기 및 아날로그 변환기(D/A)에 대한 다른 실시예가 도 18의 3 시퀀스 경우에 대해 도시된다. 본 실시예의 이점은, 디지탈 논리 함수가 전하-합산 캐패시터를 직접 구동시키고 스위치를 직렬 접속할 필요가 없다는 것이다. 이 승산기-D/A 결합은 표준 디지탈 CMOS 프로세스에서 용이하게 구현된다. 캐패시터(1101, 1102)는 실질적으로 동일한 값을 가지며, 이들 모두 3-레벨 D/A 변환(예를 들면, -1, 0, +1 레벨)을 제공한다. -1 레벨은 캐패시터 모두를 로우(디지탈 그라운드)로 구동시킴으로써 발생되며, +1 레벨은 캐패시터 둘 모두를 하이(디지탈 Vdd)로 구동시킴으로써 발생되고, 0 레벨은 하나의 캐패시터를 하이로 구동시키고 다른 캐패시터를 로우로 구동시킴으로써 발생된다. 승산기(2001)에 있어서, 배타적 NOR 게이트(1210) 및 AND 게이트(1211)는 2-비트 데이터와 도플러 값을 승산하여, 부호-크기 승산값을 형성한다. 그 후 배타적 NOR 게이트(1212)는 2-비트 승산값을 A 및 B 신호로 변환하는데, 이 A 및 B 신호는 두 캐패시터를 동일한 방향 혹은 다른 방향으로 구동시킨다. 결론적으로, 배타적 NOR 게이트(1213)는 2진 코드 값과 A 및 B 신호를 승산하고, NOR 게이트(1214)는 리세트 단계 동안 방전되도록 캐패시터를 그라운드시키기 위해 제공된다.

소정 길이의 저장된 GPS 신호에 대해, 코히어런트 처리 및 논코히어런트 처리의 길이 사이에 트레이드오프(tradeoff)가 존재한다. 코히어런트 상관 길이가 증가함에 따라, 각 코히어런트 처리 결과의 SNR이 증가하지만, 제곱 및 논코히어런트 누산(통합)에 바람직한 코히어런트 처리의 수가 감소된다. 본 기술 분야에 통상의 지식을 가진 자라면, 코히어런트 처리 길이가 10 증가할 때마다 SNR이 10dB만큼 증가하지만, 논코히어런트 처리 길이가 10 증가할 때마다는 SNR이 단지 약 5dB만큼 증가함을 알 것이다. 따라서, 소정의 메모리 데이터 길이에 대해, 사전-검출 SNR은 하나의 긴 코히어런트 상관을 수행함으로써 최대화된다. 그러나, 예상하지 못한 수신기 모션 또는 국소 발진기 지터로 인해 실행가능한 코히어런트 처리의 길이가 제한될 것이다. 또한, 코히어런트 상관 길이가 증가함에 따라, 도플러 빈의 대역폭이 감소되며, 이로 인해 탐색되어야 할 도플러 빈이 증가하게 된다. 도 4 및 도 5의 아키텍처는 레플리카 발생기의 제어를 통해 코히어런트 및 논코히어런트 처리 길이의 동적 트레이딩과, 코히어런트 및 논코히어런트 누산기의 리세팅과, 제곱 기능의 바이패스를 용이하도록 해준다.

통상적으로, 신뢰성있는 검출에 필요한 사전-검출 SNR은 정확한 상관 피크 국소화(즉, 보간)에 필요한 SNR보다 낮은 것이 사실이다. 따라서, 상관 검출이 관측될 때까지 더 짧은 코히어런트 상관(그리고 이에 따른 검출 신뢰성 제약 사항이 허용되는 만큼 넓은 소수의 도플러 빈에 대한 탐색)을 사용하고, 그 후 검출 이벤트에 제공된 값 부근의 코드 오프셋 및 도플러 쉬프트를 이용하여 더 긴 코히어런트 상관으로 데이터를 재처리함으로써 획득 시간 및 에너지가 최소화될 수 있어서, SNR이 증가되고 우수한 코드 오프셋 보간을 수행할 수 있게 된다. 도 4 및 도 5의 아키텍처는 이 두 단계 처리를 용이하게 실시하도록 해준다.

도 14는 1.0 ms C/A-코드 P/N 파형(샘플링되지 않음)에 대한 무잡음 자기 상관 파형을 나타낸 도면이다. 자기 상관 값은 1 칩 폭보다 큰 모든 크기의 오프셋에 대해 거의 0이며, -1 및 +1 칩 폭 사이의 오프셋에 대한 (오프셋의) 삼각 함수이다. 본 발명의 다른 관점에서, 정확한 서브칩 상관-피크 시간 추정은 C/A 칩 레이트의 비정수배인 샘플링 레이트를 사용함으로써 C/A 칩 레이트의 2배보다 실질적으로 높은 샘플링 레이트를 사용하지 않고도 획득된다. C/A 코드 칩 당 정수의 샘플수가 N인 경우, 수신기 대역폭이 GPS 신호 대역폭보다 실질적으로 넓게 되면, 이산-시간 자기 상관 샘플 값이 C/A 코드 칩 주기의 1/N의 입력-신호 시간 오프셋 변동에 대해 거의 일정하게 유지된다. 이는 양자화의 형태이며, N이 크지 않을 경우 실질적인 양자화 에러를 발생시킨다. 예를 들면, C/A 코드 칩의 1/10의 오프셋 측정 정확도는 C/A 코드 칩 레이트의 N=10배의 샘플링 레이트를 필요로 할 것이다. 수신기 대역폭이 더욱 제한되어 있는 경우, 자기 상관 샘플 값은 입력 신호 시간 오프셋에 따라 변화하지만, 입력 오프셋에 따라 반드시 선형적일 필요는 없다. 비-정수 다중 샘플링 레이트가 사용될 경우, 신호 C/A 코드 칩의 시퀀스가 샘플링될 때 칩-상대 위치에서 샘플 인스턴트가 세차 운동(precessing)하거나 롤링(rolling)한다. 이러한 세차 운동으로 인해, 계산된 자기 상관 값이 입력 신호 시간 쉬프트 및 훨씬 작은 시간 쉬프트로 실질적으로 선형적으로 변할 수 있게 된다. 전술한 설명에서는 2진 C/A 코드의 자기 상관에 대해 기술하였지만, 이 샘플 처리 방법은 통상적인 다중-레벨 신호에 적용가능하다.

레플리카 코드 인덱스 및 도플러 주파수가 잡음성 입력 신호와 부합되는 경우, 직렬 또는 병렬 상관기는 도시된 자기 상관 함수의 잡음성 샘플을 계산할 것이다. 1.0 ms C/A 코드 주기 당 정수개의 샘플(예를 들면, 2183)이 존재하도록 신호 샘플링 레이트를 선택함으로써, 예를 들어 (동일한 레플리카 코드 오프셋을 사용하는) 20개의 연속적인 1.0 ms 데이터 메모리 시퀀스로 부터의 상관 결과가 C/A-코드 자기 상관 파형상의 동일한 포인트의 20개의 잡음성 샘플을 생성할 것이다. 신호 획득 동안, 레플리카 도플러 주파수 및 위상은 신호와 정확하게 매칭되는 경우가 드물며, 그에 따라 포지티브 상관 결과를 보장하기 위해 코히어런트 상관의 제곱 결과가 필요하게 된다. 도 14는 수신된 신호 근처의 몇몇 코드 오프셋에 대해 계산된 제곱된 1.0 ms 코히어런트 상관 샘플 포인트 (x)를 도시하는 도면으로서, 코드 인덱스 및 도플러 주파수와 위상이 입력 신호와 매칭되어 있다. 동일 코드 오프셋으로부터 제곱된 샘플을 평균화함으로써, 대응하는 자기 상관 값의 낮은 잡음 측정이 생성된다. 전형적인 평균화된 자기 상관 샘플이 또한 도면에 도시되어 있다. 이 평균화는 소위 논코히어런트 누산이라 불리운다. 삼각 함수에 대한 샘플 그리드의 위상은, 입력 A/D 샘플링 클럭에 대한 수신된 파형의 위상에 좌우된다.

도 14의 파형에서, 자기 상관 피크의 시간은 중요한 파라미터이며, 이 피크 시간은 통상적으로 샘플링 그리드상에 있지 않다. 그러나, 피크 시간을 둘러싸는 평균화된 자기 상관 값을 이용하여, 피크 시간이 보간에 의해 추정될 수 있다. 본 기술 분야에 통상의 지식을 가진 자에게 여러 보간 방법이 알려져 있지만, 이 중 하나의 방법은 코드 오프셋을 증가시킨 후 두 개의 가장 큰 인접하는 개체를 탐색함에 따라 평균화된 자기 상관 샘플을 순서화하는 단계를 포함한다. 좌측 개체(초기의 개체) 및 그 이웃하는 좌측 개체(도면에서 각각 포인트 B 및 A)가 함께 라인을 정의하며, 우측 개체 및 그 이웃하는 우측 개체(도면에서 각각 포인트 C 및 D)가 함께 다른 라인을 정의한다. 이들 두 개의 라인은, SNR이 충분히 높을 때, 두 개의 원래의 종단 포인트(도면에서 A 및 D) 사이의 소정의 지점에서 서로 교차되며, 이 교차와 연관된 시간이 추정된 상관 피크 시간이다. 이 방법은, 두 개의 연립 방정식의 해가 요구되며, 직렬 또는 병렬 상관기 방법과 함께 사용될 수도 있으며, 도 4 또는 도 5에 도시한 제어부(35)에 의해 계산될 수 있다.

도 15는, RF/IF 섹션(도시하지 않음)이 두 개의 직각 위상 출력 신호를 생성하여 입력 A/D 변환기(22, 56)에 전달하는 전체적인 I/Q 처리를 행하는 저전력 병렬 상관기 기반형 획득 시스템을 도시한다. 제어부(35)는 RF/IF 섹션 및 입력 A/D 변환기(700, 701)에 전력을 공급한다. A/D 변환기(56)는 데이터 I 메모리에 저장되는 샘플링된 I 데이터를 생성하며, A/D 변환기(22)는 데이터 Q 메모리에 저장되는 샘플링된 Q 데이터를 생성한다.

본 시스템의 일 실시예에서, 입력 A/D 변환기는 초 당 거의 2.183(단위 : 백만) 샘플로 주기적으로 I 및 Q 신호를 샘플링하여, C/A 코드 사이클 당 2183 샘플과 C/A 코드 칩 당 약 2.1 샘플을 생성하게 된다. 전술한 바와 같이, 이 샘플들은 3 레벨로 양자화되며, 2 비트 부호-크기 표시를 이용한다. I 및 Q 데이터-저장 메모리 각각은 신호 획득에 필요한 전체 데이터 세그먼트를 저장할 수 있을 만큼 충문히 크다. 비군사용인 경우, 이는 통상적으로 20ms이다. 20ms(2183×20 샘플)의 I 및 Q 데이터가 저장된 후, RF/IF 섹션 및 입력 A/D 변환기로부터의 전력이 제거되며, 획득 처리가 개시된다. I 및 Q 데이터 메모리 각각은 2183개의 동시 출력(하나의 완전한 행) 및, 2183의 2 비트 샘플의 20개의 행으로 구성된다. 각각 II, IQ, QI 및 QQ로 표시되는 4개의 개별적인 3 시퀀스 병렬 상관기가 사용된다. 이들은 함께 복합 병렬 상관기(70)를 포함한다. 병렬 상관기 각각은 2183 샘플의 시퀀스 길이를 사용한다. I 데이터 메모리는 II 및 IQ 상관기를 구동시키며, Q 데이터 메모리는 QI 및 QQ 상관기를 구동시킨다. 또한, I 도플러 레지스터는 II 및 QI 상관기를 구동시키며, Q 도플러 레지스터는 IQ 및 QQ 상관기를 구동시킨다. 데이터 처리의 순서는, 코드 인덱스 또는 도플러 주파수가 변경되기 전에, 주어진 레플리카 코드 인덱스 및 도플러 주파수에 대해 모든 요구되는 레플리카 코드 오프셋이 검사되도록 설정된다. 또한, 행이 변경되기 전에 저장된 I 및 Q 데이터의 주어진 행에 대해 모든 요구되는 코드 오프셋이 처리된다. 이는 결합된 메모리 판독 및 코드-레지스터 시프팅 에너지 사용을 최적으로 최소화시킬 것이다. 그 밖의 다른 메모리-행, 코드-인덱스, 및 도플러 주파수 처리 순서가 또한 가능하며, 이 순서는 에너지 소비를 최소화하도록 선택될 수 있다. II 및 QQ 코히어런트 처리 결과는 연관된 합산 라인을 접속함으로써 합산되어 II+QQ를 형성하며, QI 및 IQ 코히어런트 처리 결과는 연관된 합산 라인을 접속시킴으로써 합산된다. 적절한 I-Q 처리를 위해, QI 또는 IQ 결과가 반전되어야 하는데, 이것은, 예를 들어, 선택된 병렬 상관기의 모든 아날로그 변환기내의 모든 부호 스위치의 감지를 반전시킴으로써 달성될 수 있다. 본 실시예에서, IQ-QI가 형성된다.

GPS 신호의 경우, 각 II+QQ 및 IQ-QI 신호의 SNR은 통상적으로 0 내지 4 dB이다. 이들 신호는 단지 몇 개의 레벨(예를 들면, -1, 0, 1)로도 충분히 표현되며, A/D 변환기(700, 701)에 의해 디지탈 형태로 변환된 후, 제곱기(702, 703)에 의해 개별적으로 제곱된다. 제곱된 신호는 디지탈 가산기(46)에 의해 합산되며, 누산기(44)에 저장된다. 누산기(44)는 각 후보 코드 오프셋과 연관된 개별적인 저장 위치를 가지며, 다른 수신 데이터 세그먼트를 갖는 각 코드 오프셋에 대한 상관 결과는 관련 저장 위치에 누산된다.

도 16은 A/D 및 제곱 기능을 결합시키는 제곱 플래시(flash) A/D 변환기의 일 실시예를 도시한 도면이다. 여기서 두 개의 비교기(61, 62)는, 아날로그 값이 아날로그 표현 레벨 -1, 0, +1과 연관된 두개의 임계값 보다 위, 아래, 혹은 두 개의 임계값 사이에 있는지를 판단한다. 아날로그 표현 레벨 -1, 0, +1과 연관된다. 그 후 논리 유닛(63)은 비교기의 결합 출력 상태를 제곱된 적절한 디지탈 값으로 맵핑한다. 필요한 경우, 이 제곱 플래시 변환기는 더 많은 비교기 및 임계 전압을 추가시킴으로써 3개의 표시 레벨이상으로 쉽게 일반화된다.

샘플링 레이트, 저장된 시퀀스 길이, 및 동시 메모리 출력 길이는 GPS 애플리케이션에 가장 적합하게 되도록 선택될 수 있다. 예를 들면, 신호 획득에 필요한 전체 데이터 세그먼트를 저장함으로써, RF/IF 섹션은 최단 가능 시간(필요한 데이터 세그먼트를 수신하는 것과 동일한 시간)이 경과한 후 턴 오프될 수 있다. 그 후 저장된 데이터 세트는 획득 탐색의 모든 SCD 빈의 처리를 위해 이용될 수 있다. 선택적으로, 더 긴 시간 동안 RF/IF 섹션을 유지하지 않는 대신에 더 짧은 메모리가 이용될 수 있다. 예를 들면, 다른 바람직한 실시예에서는 "핑-퐁" 메모리 구조를 이용하며 이는 도 19에 도시되어 있다. 여기서, I 및 Q 데이터-저장 메모리(192, 194)는 각각 2.0ms 길이이며, 두 개의 병렬-출력 1.0 ms 행(예를 들면, 이전과 같이 각 행에 2183 샘플)으로 구성된다. I 및 Q 데이터 채널 둘 모두에 있어서, 하나의 데이터 행은 병렬 상관을 위해 병렬로 액세스되며, 다른 데이터 행은 RF/IF 섹션으로부터 도달하는 디지탈 데이터로 기록된다. 전체 I 및 Q 데이터 시퀀스 길이는 각각 1.0 ms 세그먼트로 처리된다. 그 후, 전체 20ms 데이터 세트는 단일 SCD에 대해 거의 20ms로 처리된다. 전체 데이터 시퀀스가 저장되지 않았기 때문에, 다른 SCD 빈이 테스트될 경우 RF/IF 섹션은 활성화되어야 하며, 다른 전체 시퀀스를 생성해야 한다. 평균적으로, 이는 신호 획득 동안 RF/IF 섹션이 활성화된 상태로 유지되어야 하는 시간을 증가시킨다. 그러나, 메모리 크기가 극적으로 감소될 수 있다. 몇몇 애플리케이션(예를 들면, 심각한 재밍(jamming) 상태에 있는 군사용 수신기)에 있어서, GPS SNR은 매우 낮으며, 획득에 필요한 데이터 시퀀스 길이는 전체 시퀀스의 저장이 불가능할 정도로 길게 될 수도 있다. 이러한 환경에서는, 핑-퐁 획득 아키텍처가 바람직하다.

몇몇 애플리케이션에서, 데이터-저장 메모리의 크기를 더 감소시키는 것이 바람직할 것이다. 2 세그먼트(핑-퐁) 메모리 구조의 경우에는, 수신기 출력 데이터의 길고 연속적인 스트림이 처리될 수 있다. 획득하는데 긴 시간이 걸리는 대신에, 2 세그먼트 I 및 Q 데이터 메모리(192, 194)(도 19)는 각 메모리로부터 1.0 ms 섹션중 하나를 제거함으로써 단일 세그먼트의 메모리들로 감소될 수 있다. 이러한 감소에 따라, 시간-인접 1.0 ms 수신기 출력 세그먼트는 처리되지 않는다. 대신에, 단지 하나씩 걸러서 1.0 ms 세그먼트가 메모리에 포착되어 처리되며, 이는 소정 수의 수신된 신호 세그먼트를 처리하는데 경과된 시간을 증가시킨다.

메모리 크기 및 병렬 상관기의 복잡성을 더욱 감소시키기 위해, 병렬 상관기 및 관련 레지스터와 메모리 세그먼트의 길이는 모두 원하는 코히어런트 처리 길이보다 더 작게 만들어질 수 있다. 원하는 코히어런트 처리 길이는 다수의 짧은 데이터 세그먼트를 처리하고 이들 결과를 코히어런트 결합하여 달성될 수 있다. 예를 들면, 1.0 ms 코히어런트 처리 길이는 두 개의 인접한 0.5 ms 데이터 세그먼트에 대해 단일 0.5 ms 길이의 병렬 상관기를 사용하고 이들 결과를 A/D 변환 후에 디지탈적으로 가산함으로써 달성될 수 있다. 상관기 길이, 코히어런트 처리 길이, 메모리 세그먼트의 수, 및 코드-오프셋 탐색 폭의 다양한 조합이 가능하다.

표준 직렬-입력 직렬-출력(SISO) 메모리의 원가, 크기 및 전력 소모가 충분히 작을 때, 이러한 메모리에 필수적인 전체 I 및 Q 데이터 시퀀스를 저장하고, RF/IF 수신부를 턴 오프하며, 이 메모리를 핑-퐁 또는 단일 세그먼트 메모리 아키텍처와 결합시켜 사용하여 모든 원하는 SCD 빈을 검사하는 것이 바람직할 수도 있다. 전체 I 및 Q 데이터 시퀀스는 각 SCD 빈이 일단 테스트되면 SISO 메모리로부터 판독되며, 이 판독 처리에는 에너지가 소모될 것이다. 그러나, RF/IF 섹션이 턴 오프되기 때문에, SISO 메모리의 전력 소모가 RF/IF 수신부의 전력 소모에 비해 충분히 낮을 경우, 시스템 에너지 사용이 감소될 것이다. 그 밖의 다른 저장된 시퀀스 길이, 동시 메모리 출력 길이, 및 샘플링 레이트도 또한 바람직하다.

도 8 및 도 11의 2-시퀀스 혹은 3-시퀀스 병렬 상관기의 실시예에서는, 연관된 데이터 및 레플리카 샘플의 곱이 상관기내에서 병렬로 수행된다. 이는 새로운 수신 데이터를 수집하지 않고도 다른 도플러 빈이 획득을 위해 테스트될 수 있도록 해 준다. 도 20은 일단의 병렬 상관기 및 연관 병렬 메모리에 대한 다른 실시예를 도시한 도면으로서, 여기서 데이터 및 도플러 샘플은 병렬 메모리(2002)에 저장되기 전에 승산기(2001)에 의해 모두 승산된다. 이는 병렬 상관기내의 승산기가 간단하게 되기 때문에 바람직하다. 상관기 승산기 각각은, 그와 연관되어 저장된 샘플과 단지 단일의 관련 코드 비트를 승산한다. 이 상관기 구현에 대한 결합된 승산기 및 D/A 변환기는, 배타적 NOR 게이트(1210, 1212) 및 AND 게이트(1211)로 구성되는 데이터-도플러 승산기 및 A-B 신호 변환기가 상관기 외부 및 데이터 메모리의 앞부분으로 이동된 것을 제외하고는 도 18에 도시한 것과 유사하다. 배타적 NOR 게이트(1213)로의 접속해제된 입력단은 데이터 메모리 출력단에 접속된다. 본 실시예에 따르면, 다른 도플러 빈이 획득을 위해 테스트되어야 할 경우 새로운 데이터가 저장되어야 하지만, 이는 몇몇 애플리케이션에서는 단점이 아니다.

도 20에 도시한 결합형 병렬 상관기 및 병렬 메모리는 간략화된 풀(full) I-Q 처리 GPS 획득 엔진을 형성하는데 바람직하게 사용될 수 있다. 도 19에 도시한 풀 I-Q 획득 엔진에서는, 병렬 코드 레지스터와 마찬가지로, 데이터 I 및 Q에 접속된 4개의 병렬 상관기와 도플러 I 및 Q 레지스터(병렬 메모리)가 존재한다. 도 20의 보다 간단한 상관기 및 메모리 구조를 이용하는 대안적인 풀 I-Q 실시예가 도 21에 도시된다. 이 실시예에서는, 4개의 병렬 데이터-도플러 메모리가 II, QQ, IQ 및 QI 데이터-도플러 곱 시퀀스를 각각 홀딩한다. 각 병렬 메모리는 전술한 바와 같이, 핑-퐁 또는 단일-세그먼트 메모리로서 구성될 수 있다. 별도의 데이터 및 도플러 저장 장치는 존재하지 않는다. 각 병렬 메모리는 연관된 병렬 상관기에 접속되며, 각 병렬 상관기는 또한 단일 병렬 코드 레지스터에 접속된다. 메모리 섹션과 상관기 섹션간의 감소된 상호접속으로 인해 이러한 풀 I-Q 프로세서 실시예는 보다 간단한(즉, 더 작고 값이 싼) 집적 회로 구현을 가지게 된다.

도 21의 실시예의 복잡성은 데이터 저장 전에 II+QQ 가산 및 QI-IQ 감산을 수행함으로써 더욱 감소될 수 있다. 저장 전에, 가산 및 감산 출력 신호는 종종 SNR 열화가 거의 없는 2 비트로 라운드(round)되거나 혹은 절단(truncate)될 수 있다. 그 후, 도 22에 도시한 바와 같이 단지 두 개의 데이터-도플러 메모리(하나는 II+QQ 데이터용, 다른 하나는 QI-IQ 데이터용), 두 개의 병렬 상관기, 및 하나의 코드 레지스터가 필요하다. 전술한 바와 같이, 데이터-도플러 메모리 각각은 핑-퐁 또는 단일-세그먼트 메모리로 구성될 수 있다. 병렬 상관기, 병렬 메모리, 및 시퀀스 승산의 다른 구성이 또한 가능하며 바람직하다.

도 17은, 코드 레지스터 쉬프트의 수를 코드/도플러 조합 당 2183 쉬프트로 감소시키며 임의의 논코히어런트 누산 RAM에 대한 필요성을 없애는, 결합된 데이터-메모리, 레플리카-생성, 병렬-상관기 구조(II 상관 처리에 대해서만)를 도시한다. 트레이드-오프는, 입력 메모리가 세그먼트 되어서 모든 저장된 데이터가 동시에 액세스될 수 있도록 하는 것이다. 이들 데이터는 1.0 ms 블럭에 인가되어, 병렬 상관기를 분리시킨다. 이들 병렬 상관기는 동일 코드 및 도플러 레플리카에 의해 모두 구동되며, 이들은 이전에 시간적으로 순차적으로 누산되었던 20개의 개별적인 1.0 ms 상관 시퀀스를 동시에(하나의 풀 코드 사이클내에서) 생성한다. 개별적인 제곱 A/D 변환기는 아날로그 상관 시퀀스를 디지탈 형태로 변환시키며, 여기서 가산기 트리(80)는 누산 상관 시퀀스를 형성한다. 누산 RAM은, 누산된 상관 시퀀스에 대해 그것이 발생된대로 피크 탐색 및 보간 처리를 실행함으로써 완전히 방지될 수 있다. 이러한 구성에서는, 코드 및 도플러 레지스터는 이전에는 1개의 로드를 구동했지만 현재는 20개의 로드를 구동시키며, 그에 따라 에너지 감소가 얼마간 덜 이루어지게 된다.

병렬 상관기가 2-시퀀스 경우에 대해서는 데이터 및 레플리카 레지스터와 함께 사용되거나 혹은 3-시퀀스 경우에 대해서는 데이터, 도플러, 및 코드 레지스터와 함께 사용되는 경우에, 여러 레지스터를 로딩(기록)하는데 사용되는 에너지가 최소화 되는 장점이 있다. 본 발명의 다른 관점에서, 다양한 레지스터 로딩을 낮은 에너지 작용으로 수행하여 스캐너 쉬프트 레지스터를 이용함으로서 각 순간에 어떤 데이터, 도플러, 및 코드 레지스터 스테이지가 기록될 지를 판단한다. 도 23은, 3-시퀀스의 경우에 데이터 레지스터(300), 도플러 레지스터(301), 및 코드 레지스터(302)와 결합하는 스캐너 쉬프트 레지스터(304)를 도시한다. 하나의 동작 방법에 따르면, 샘플은 디지탈 데이터, 도플러, 및 코드 시퀀스 각각에 대해 순차적으로 도달하며, 코드 시퀀스 및 샘플 레이트는 동일하다. 각 시퀀스마다 샘플이 도달하면, 그 샘플들은 그 각 레지스터내의 대응하는 순차 위치에 기록된다. 도달 샘플과 동기하여, 단일 논리 1이 이진 스캐너 레지스터를 따라 쉬프트되어, 도달 샘플이 각 레지스터의 대응하는 순차 위치에 기록될 수 있게 된다. 이 기록 동작은 에너지 소모가 매우 적게 되는데, 그 이유는 단지 두 개의 인접하는 스캐너 레지스터 위치만이 각 쉬프트시에 그 저장된 값을 변경하고, 기록 동작 동안 쉬프트되는 레지스터는 없기 때문이다.

개시된 본 발명은 GPS C/A 신호 획득에 적용할 수 있지만, 또한 C/A 신호를 먼저 획득하지 않고 P(Y) 군사용 GPS 신호를 직접 획득하는데 요구되는 시간 및 에너지 모두를 극적으로 감소시키는데 이용될 수 있다. 본 명세서에 개시된 방법 및 아키텍처는, C/A 코드가 아닌 P(Y) 코드를 생성하기 위해 도 4 또는 도 5의 코드/도플러 발생기의 위성-코드 발생기 구성 요소를 변경시킴으로써, P(Y) 경우에도 적용할 수 있게 된다.

본 발명의 바람직한 특정의 특징만을 예시하고 기술하였지만, 본 기술 분야에 통상의 지식을 가진 자라면 많은 변경 및 수정을 행할 수 있을 것이다. 따라서, 첨부된 특허 청구 범위는 본 발명의 진정한 정신내에서 벗어나지 않고 이러한 모든 변경 및 수정을 포함하도록 의도되었음을 이해해야 한다.

Claims

다수의 시퀀스 병렬 상관기(23,36,1000)에 있어서,

디지탈 입력 신호 시퀀스의 샘플 시퀀스들을 저장하는 데이터 메모리 수단 - 상기 데이터 메모리 수단은, 상기 저장된 샘플 시퀀스들중 롱 시퀀스가 상기 데이터 메모리 수단의 출력에서 동시에 이용될 수 있는 방식으로, 상기 저장된 샘플 시퀀스의 병렬 출력으로 구성됨 -과;

다수의 단을 구비하며, 각 단은 다수의 디지탈 신호 시퀀스의 샘플 시퀀스가 로딩되는 쉬프트 레지스터 수단 - 상기 쉬프트 레지스터 수단은, 상기 데이터 메모리 수단에 의해 출력된 상기 샘플 시퀀스들과 동일한 길이의 상기 로딩된 샘플들의 롱 시퀀스가 상기 쉬프트 레지스터 수단의 출력에서 동시에 이용될 수 있는 방식으로, 상기 로딩된 샘플 시퀀스의 병렬 출력으로 구성됨 - 과;

각각이, 상기 다수의 디지털 신호 시퀀스중 적어도 하나의 시퀀스와 상기 디지탈 입력 신호 시퀀스의 각각의 상기 샘플 시퀀스들의 각 샘플의 승산을 계산하는 다수의 승산기(1200)와, 상기 다수의 승산기들의 각각에 결합되어, 상기 다수의 승산기들의 각각에 의해 생성된 승산값을 아날로그 신호로 변환하는 다수의 디지탈-아날로그(D/A) 변환기(1300)를 포함하는 병렬 상관 수단을 포함하고,

상기 D/A 변환기의 각각은 적어도 하나의 커패시터를 포함하여 이진값을 상기 커패시터상의 아날로그 전하로 변환하고,

상기 병렬 상관 수단은 다수의 합산기(1100)를 더 포함하며, 상기 다수의 합산기 각각은 상기 D/A 변환기의 각각에 결합되어, 상기 다수의 D/A 변환기에 의해 생성된 상기 아날로그 신호를 합산하며, 상기 각 합산기의 출력은 적어도 하나의 공통 포인트에 결합되는,

다수의 시퀀스 병렬 상관기(23,36,1000).
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제 1 항에 있어서,

상기 데이터 메모리 수단과 상기 쉬프트 레지스터 수단중 적어도 하나를 스캔 로딩하는 스캐너 쉬프트 레지스터를 더 포함하는,

다수의 시퀀스 병렬 상관기(23,36,1000).
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제 1 항에 있어서,

상기 합산기의 각각은 상기 승산기의 각각에 의해 계산된 승산값의 관련 디지탈 표시에 대응하는 전하값을 저장하는 적어도 하나의 커패시터를 포함하는,

다수의 시퀀스 병렬 상관기(23,36,1000).
제 1 항에 있어서,

상기 공통 포인트는 상기 다수의 합산기의 누적값을 나타내는 아날로그 신호에 대응하는,

다수의 시퀀스 병렬 상관기(23,36,1000).
제 1 항에 있어서,

상기 D/A 변환기의 각각은 포지티브 D/A 변환기 및 네가티브 D/A 변환기를 포함하며, 상기 합산기는 상기 포지티브 D/A 변환기와 상기 네가티브 D/A 변환기에 각각 결합되는 적어도 두개의 커패시터를 포함하고, 상기 공통 포인트는 상기 전하 합산을 위한 상기 커패시터에 각각 결합된 두개의 전기적 전도체를 포함하는,

다수의 시퀀스 병렬 상관기(23,36,1000).
제 1 항에 있어서,

상기 D/A 변환기의 각각은 두개의 커패시터를 포함하는,

다수의 시퀀스 병렬 상관기(23,36,1000).