KR100569735B1 - Liquid Crystal Display and Manufacturing Method Thereof - Google Patents
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Abstract
구동 회로 영역 및 화소 영역의 N 형 박막 트랜지스터용 다결정 규소 패턴은 고농도로 도핑된 소스 및 드레인 영역과 그 사이의 도핑되지 않은 채널 영역, 그리고, 소스 및 드레인 영역과 채널 영역 사이에 위치하는 엷게 도핑된 LDD 영역으로 나뉘어 있다. 이때, 화소 영역의 LDD 영역에는 수 pA의 오프 전류를 확보하기 위하여 5.0×1011∼5.0 ×1012 cm-2 의 이온이 주입되어 있고, 구동 회로 영역의 LDD 영역에는 LDD 구조를 적용하되 온 전류 감소 효과를 최소화하기 위해 화소 영역의 N-TFT 부분의 5.0×1011∼5.0 ×1012 cm-2 보다는 도핑 농도가 높고 소스 및 드레인 영역의 도핑 농도인 1.0×1015 cm -2 보다는 낮은 농도인 1.0 × 1013 ∼1.0×1015cm -2 의 이온이 주입되어 있다. 이러한 다결정 규소 패턴을 게이트 절연막이 덮고 있고, 각 채널 영역 상부의 게이트 절연막 위에는 게이트 전극이 각각 형성되어 있고, 그 위에는 층간 절연막이 덮고 있으며, 층간 절연막에 뚫려 있는 접촉구를 통해 각각 소스 및 드레인 영역과 접촉하는 형태로 배선 금속이 형성되어 있다. 그 위를 보호막이 덮고 있고, 화소 전극이 화소 영역 쪽 보호막 위에 형성되어 있으며, 보호막에 뚫려 있는 경유구를 통해 드레인 영역쪽 배선 금속과 연결되어 있다.The polycrystalline silicon pattern for the N-type thin film transistor in the driving circuit region and the pixel region has a lightly doped source and drain region and an undoped channel region therebetween, and a lightly doped region located between the source and drain region and the channel region. It is divided into LDD areas. In this case, 5.0 × 10 11 to 5.0 × 10 12 cm −2 are implanted into the LDD region of the pixel region to secure an off current of several pA, and an LDD structure is applied to the LDD region of the driving circuit region. To minimize the reduction effect, the doping concentration is higher than 5.0 × 10 11 to 5.0 × 10 12 cm -2 of the N-TFT portion of the pixel region, and 1.0 × 10 15 cm -2 , which is the doping concentration of the source and drain regions. Rather, a lower concentration of 1.0 × 10 13 to 1.0 × 10 15 cm -2 is implanted. The polysilicon pattern is covered by a gate insulating film, a gate electrode is formed on the gate insulating film on each channel region, and an interlayer insulating film is covered thereon, and a source and a drain region are respectively formed through contact holes formed in the interlayer insulating film. The wiring metal is formed in the form of contact. The passivation film is covered thereon, and the pixel electrode is formed on the passivation film on the pixel region side, and is connected to the drain region wiring metal via a via hole drilled through the passivation film.
Description
본 발명은 다결정 규소 액정 표시 장치 및 그 제조 방법에 관한 것으로서, 특히 다결정 규소층에 LDD(lightly doped drain) 구조 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polycrystalline silicon liquid crystal display and a manufacturing method thereof, and more particularly, to a lightly doped drain (LDD) structure and a method of forming the same in a polysilicon layer.
박막 트랜지스터 액정 표시 장치는 박막 트랜지스터, 데이터선 및 게이트선 등이 형성되어 있는 박막 트랜지스터 기판과 컬러 필터 및 투명한 공통 전극 등이 형성되어 있는 기판 사이에 액정 물질이 주입되어 있는 형태의 표시 장치로서, 액정 물질을 변위시키는 소자로서 박막 트랜지스터를 사용하고 있다.The thin film transistor liquid crystal display is a display device in which a liquid crystal material is injected between a thin film transistor substrate on which a thin film transistor, a data line, a gate line, and the like are formed, and a substrate on which a color filter and a transparent common electrode are formed. Thin film transistors are used as elements for displacing materials.
이 박막 트랜지스터의 반도체층은 주로 비정질 또는 다결정 규소를 이용하여 형성한다.The semiconductor layer of this thin film transistor is mainly formed using amorphous or polycrystalline silicon.
비정질 규소의 경우, 낮은 온도에서 증착이 가능하고 오프(off) 전류 특성이 뛰어나기는 하지만, 이동도가 1 cm3/V·sec 미만이므로 액정 표시 장치 내의 스위칭(switching)소자를 형성하는 데에만 주로 이용되며, 구동 회로는 별도의 아이시(integrated circuit:IC)를 구성하여 주변에 장착한다. 이처럼 모듈 공정의 증가에 따라 공정 비용이 증가한다.Amorphous silicon can be deposited at low temperatures and has excellent off-current characteristics, but its mobility is less than 1 cm 3 / V · sec and is primarily used to form switching elements in liquid crystal displays. The drive circuitry is built around a separate integrated circuit (IC). As the module process increases, the process cost increases.
이에 비해, 다결정 규소는 비정질 규소보다 전계 효과 이동도가 50cm3/V·sec 이상으로 크기 때문에, 유리 기판 내에 구동 회로를 화소 부분 형성과 동시에 집적할 수 있어서 구동 아이시 재료비나 관련 공정 설비의 비용을 줄일 수 있다.On the other hand, since polycrystalline silicon has a field effect mobility of 50 cm 3 / V / sec or more than amorphous silicon, the driving circuit can be integrated in the glass substrate at the same time as the pixel portion is formed, so that the cost of the driving IC material cost and the related process equipment is increased. Can be reduced.
화소 부분과 구동 회로의 박막 트랜지스터 소자로 쓰일 때 요구되는 특성은 각기 다른데, 화소 소자는 화상 구동시 한 필드(field) 동안에 하나의 주사선이 온(on) 상태로 될 때 전하가 차아징(charging)되었다가 나머지 시간동안에는 차아징된 전압을 유지하고 있어야 하기 때문에 오프 전류가 보통 수 pA이하로 작아야 한다. 반면, 구동회로에서 사용되는 박막 트랜지스터 소자는 구동 회로의 빠른 동작과 낮은 전력 소비를 실현하기 위해 온(on) 전류가 클수록 유리하다.The characteristics required for the thin film transistor element of the pixel portion and the driving circuit are different. The pixel element charges when one scan line is turned on during one field during image driving. The off-current should usually be less than a few pA because it must remain charged for the rest of the time. On the other hand, the thin film transistor element used in the driving circuit is advantageous to have a large on current to realize the fast operation of the driving circuit and low power consumption.
따라서, 화소 박막 트랜지스터 소자에는 오프(off) 전류를 제어하기 위해 박막 트랜지스터의 소스 및 드레인 영역의 안쪽에 엷게 도핑된 LDD(lightly doped drain) 영역을 적용하고, 구동 회로 박막 트랜지스터 소자는 상대적으로 온 전류의 감소를 가져오는 LDD 영역을 적용하지 않는다.Therefore, a lightly doped drain (LDD) region is applied to the pixel thin film transistor device to control the off current, and the driving circuit thin film transistor device has a relatively on current. Do not apply the LDD region that leads to a decrease
그러면, 첨부한 도면을 참고로 하여 종래의 기술에 따른 액정 표시 장치의 박막 트랜지스터를 설명한다.Next, a thin film transistor of a liquid crystal display according to the related art will be described with reference to the accompanying drawings.
도 1은 종래의 기술에 따른 다결정 규소 액정 표시 장치의 박막 트랜지스터를 나타낸 단면도로서, 화소 영역과 구동 회로 영역을 동시에 나타내고 있다.1 is a cross-sectional view illustrating a thin film transistor of a conventional polysilicon liquid crystal display device, and simultaneously shows a pixel region and a driving circuit region.
도 1에 도시한 바와 같이, 투명한 절연 기판(1) 위의 화소 영역(PIXEL)에는 N형 박막 트랜지스터(N-TFT) 및 유지 용량부(Cst)가 형성되어 있고, 구동 회로(DRIVER) 영역에는 N형 박막 트랜지스터(N-TFT) 및 P형 박막 트랜지스터(P-TFT)가 형성되어 있다.As shown in FIG. 1, an N-type thin film transistor N-TFT and a storage capacitor portion Cst are formed in the pixel region PIXEL on the transparent insulating substrate 1, and in the driving circuit DRIVER region. An N-type thin film transistor (N-TFT) and a P-type thin film transistor (P-TFT) are formed.
화소 영역쪽 기판(1) 위에는 N형 박막 트랜지스터용 다결정 규소 패턴(110)과 유지 용량부용 다결정 규소 패턴(120)이 형성되어 있는데, 박막 트랜지스터용 다결정 규소 패턴(110)은 고농도로 도핑된 소스 및 드레인 영역(111, 113)과 그 사이의 도핑되지 않은 채널 영역(112), 그리고, 소스 및 드레인 영역(111, 113)과 채널 영역(112) 사이에 위치하는 엷게 도핑된 LDD 영역(114)으로 나뉘어 있다.The polycrystalline silicon pattern 110 for the N-type thin film transistor and the polycrystalline silicon pattern 120 for the storage capacitor portion are formed on the pixel region-side substrate 1. The polycrystalline silicon pattern 110 for the thin film transistor may include a source doped with a high concentration; Drain regions 111 and 113 and undoped channel regions 112 therebetween, and lightly doped LDD regions 114 positioned between source and drain regions 111 and 113 and channel regions 112. Divided.
또한, 구동 회로쪽 기판(1) 위에 형성되어 있는 다결정 규소 패턴(130, 140)은 LDD 영역이 존재하지 않고, 고농도로 도핑된 소스 및 드레인 영역(131, 133; 141, 143)과 그 사이의 도핑되지 않은 채널 영역(132; 142)으로 나뉘어 있다.In addition, the polycrystalline silicon patterns 130 and 140 formed on the driving circuit side substrate 1 do not have an LDD region, and have a heavily doped source and drain regions 131, 133; 141 and 143 and therebetween. It is divided into undoped channel regions 132 and 142.
이러한 다결정 규소 패턴(110, 130, 140) 및 유지 용량부 다결정 규소 패턴(120)을 게이트 절연막(2)이 덮고 있고, 각 채널 영역(112, 132, 142) 상부의 게이트 절연막(2) 위에는 각각 게이트 전극(210, 230, 240)이 형성되어 있으며, 유지 용량부 다결정 규소 패턴(120) 상부의 게이트 절연막(2) 위에는 유지 용량 패턴(220)이 게이트 전극(210, 230, 240)과 동일한 재질로 형성되어 있다.The gate insulating film 2 covers the polysilicon patterns 110, 130, and 140 and the storage capacitor polycrystalline silicon pattern 120, and is disposed on the gate insulating film 2 on the channel regions 112, 132, and 142, respectively. The gate electrodes 210, 230, and 240 are formed, and the storage capacitor pattern 220 is the same material as the gate electrodes 210, 230, and 240 on the gate insulating layer 2 on the storage capacitor polycrystalline silicon pattern 120. It is formed.
게이트 전극(210, 230, 240) 및 유지 용량 패턴(220)을 층간 절연막(3)이 덮고 있으며, 층간 절연막(3)에는 각 소스 및 드레인 영역(111, 113; 131, 133, 141, 143)을 드러내는 접촉구(C1, C2, C3, C4, C5, C6)가 뚫려 있다.The interlayer insulating film 3 covers the gate electrodes 210, 230, and 240 and the storage capacitor pattern 220, and the source and drain regions 111, 113; 131, 133, 141, and 143 in the interlayer insulating film 3. Exposed contacts C1, C2, C3, C4, C5, C6 are drilled.
배선 금속(311, 312; 331, 332; 341, 342)이 접촉구(C1, C2, C3, C4, C5, C6)를 통해 각각 소스 및 드레인 영역(111, 113; 131, 133, 141, 143)과 연결되어 있고, 그 위를 보호막(4)이 덮고 있으며, 보호막(4)에는 화소의 드레인 영역(113)쪽 배선 금속(312)을 드러내는 경유구(C7)가 뚫려 있다.The wiring metals 311, 312; 331, 332; 341, 342 are connected to the source and drain regions 111, 113, 131, 133, 141, and 143 through the contact holes C1, C2, C3, C4, C5, and C6, respectively. ), A protective film 4 is covered thereon, and the passivation hole C7 exposing the wiring metal 312 toward the drain region 113 of the pixel is formed in the protective film 4.
화소 전극(400)이 경유구(C7)를 통해 배선 금속(312)과 연결되는 형태로 보호막(4) 위에 형성되어 있다.The pixel electrode 400 is formed on the passivation layer 4 so as to be connected to the wiring metal 312 through the via hole C7.
이러한 구조에서는, LDD 영역(114)에 주입되어 있는 도우즈(dose)가 5.0×1011∼5.0 ×1012 cm-2 정도이고, 소스 및 드레인 영역(111, 113; 131, 133; 141, 143)의 도우즈는 배선 금속(311, 312; 331, 332; 341, 342)과의 오믹 접촉(Ohmic contact) 접촉 특성을 위하여 1.0 × 1015 cm -2 이상으로 형성되어 있다.In such a structure, the dose injected into the LDD region 114 is about 5.0 × 10 11 to 5.0 × 10 12 cm −2 , and the source and drain regions 111, 113; 131, 133; 141, 143 The dose of?) Is formed to be 1.0 × 10 15 cm −2 or more for ohmic contact contact characteristics with the wiring metals 311, 312; 331, 332; 341, 342.
이러한 조건하에서, LDD 영역을 적용하지 않은 구동 회로(DRIVER) 영역의 박막 트랜지스터의 경우, LDD 영역(114)을 가지는 박막 트랜지스터 부분에 비해 온 전류가 높아야 됨에도 불구하고 오히려 낮게 나타나는 경우가 흔히 발생한다.Under these conditions, in the case of the thin film transistor in the driver circuit region in which the LDD region is not applied, the thin film transistor in the driver circuit region often appears to be low despite the high on-state current compared to the thin film transistor portion having the LDD region 114.
도 2는 LDD 영역의 길이에 따른 전류(Ids)-전압(Vgs) 전이 특성을 나타낸 그래프로서, LDD 영역(114)에 5.0×1012 cm-2 의 도우즈를 주입하고, 소스 및 드레인 영역에는 3.0 × 1015 cm -2 의 도우즈를 주입한 후, 레이저 활성화 공정을 적용한 경우를 나타낸다.2 is a graph showing the current (I ds ) -voltage (V gs ) transition characteristics according to the length of the LDD region, in which a dose of 5.0 × 10 12 cm −2 is injected into the LDD region 114, and a source and a drain are shown. It shows the case where the laser activation process is applied after injecting 3.0 * 10 <15> cm <-2> dose to an area | region.
도 2에 도시한 바와 같이, 인가되는 전압(Vgs)가 음의 값을 가질 때, 즉 오프(off) 상태일 때 LDD 영역이 형성되어 있지 않은 경우(No LDD)의 오프 전류가 LDD 영역이 각각 0.5, 1.0, 1.2 μm의 길이로 형성되어 있는 경우의 오프 전류보다 큼을 알 수 있다. 이를 볼 때, LDD 영역이 오프 전류를 줄이는 데에 긍정적으로 기여함을 알 수 있다.As shown in FIG. 2, when the applied voltage V gs has a negative value, that is, when the LDD region is not formed when it is in an off state (No LDD), an off current is generated in the LDD region. It can be seen that it is larger than the off current in the case of being formed with lengths of 0.5, 1.0, and 1.2 μm, respectively. From this, it can be seen that the LDD region contributes positively to reducing the off current.
한편, 인가되는 전압(Vgs)이 양의 값을 가질 때, 즉 온(on) 상태일 때 LDD 영역이 형성되어 있지 않은 경우의 온 전류가 LDD 영역이 형성되어 있는 경우의 온 전류보다 오히려 작음을 알 수 있다. 결국, 구동 회로 영역에 LDD 영역이 형성되어 있지 않다고 해서 온 전류 특성이 양호해 지는 것은 아니라는 것을 알 수 있다.On the other hand, when the applied voltage V gs has a positive value, that is, when the LDD region is not formed when in the on state, the on current is smaller than the on current when the LDD region is formed. It can be seen. As a result, the fact that the LDD region is not formed in the driving circuit region does not improve the on-current characteristic.
이와 같은 현상은 소소 및 드레인 영역에 주입된 이온을 레이저 조사를 통해 활성화시킬 때에 소스 및 드레인 영역 근처의 규소층이 수십 nsec 동안 녹았다가 응고되는 과정에서, 이온 주입 농도가 크게 다르기 때문에 큰 녹는점 차이를 보이는 도핑된 소스 및 드레인 영역과 도핑되지 않은 채널 영역의 경계에 스트레스(stress)가 집중되고 결정 결함 등이 발생하여 규소의 결정성이 떨어지기 때문이다.This phenomenon has a large melting point because the ion implantation concentration is very different during the process of activating the ions implanted in the source and drain regions through laser irradiation, and the silicon layer near the source and drain regions melts for several tens of nsec and solidifies. This is because stress is concentrated at the boundary between the doped source and drain regions and the undoped channel region, and crystal defects occur, thereby decreasing silicon crystallinity.
이러한 문제를 해결하기 위해 화소 영역 뿐 아니라 구동 회로부에도 LDD 영역을 적용하기도 하지만, 조건이 적당하지 않은 경우 화소 영역에서의 오프 전류 감소 뿐 아니라 구동 회로부에서의 온 전류 감소도 가져온다.In order to solve this problem, the LDD region may be applied not only to the pixel region but also to the driving circuit unit. However, when the condition is not appropriate, not only the off current in the pixel region but also the on current in the driving circuit unit may be reduced.
본 발명의 과제는 화소 영역에서의 오프 전류를 감소시키며 구동 회로 영역에서의 온 전류의 감소를 최소화 또는 방지하는 것이다.An object of the present invention is to reduce the off current in the pixel region and to minimize or prevent the reduction of the on current in the driving circuit region.
이러한 과제를 해결하기 위해서 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법에서는 구동 회로용 N 형 박막 트랜지스터에 화소용 N 형 박막 트랜지스터의 LDD 영역보다 이온 주입 농도가 높고 소스 및 드레인 영역의 이온 주입 농도보다는 낮은 농도를 가지는 LDD 영역이 형성되어 있다.In order to solve this problem, in the manufacturing method of the liquid crystal display according to the exemplary embodiment of the present invention, the ion implantation concentration of the N-type thin film transistor for driving circuit is higher than that of the LDD region of the pixel N-type thin film transistor, and the ion implantation of the source and drain regions is performed. LDD regions having a lower concentration than the concentration are formed.
이러한 액정 표시 장치의 제조 방법에서는 화소용 다결정 규소 패턴에 그 상부에 위치한 게이트 전극을 마스크로 저농도 이온을 주입하여 저농도로 엷게 도핑된 제1 영역 및 도핑되지 않은 제1 채널 영역을 형성하고, 구동 회로용 다결정 규소 패턴에 그 상부에 위치한 게이트 전극을 마스크로 이온을 주입하여 화소 영역의 제1 영역보다는 높은 농도를 가지는 엷게 도핑된 제2 영역 및 도핑되지 않은 제2 채널 영역을 형성한 다음, 화소용 및 구동 회로용 다결정 규소 패턴에 동시에 고농도 이온을 주입하여, 제1 및 제2 영역에 고농도로 도핑된 소스-드레인 영역 및 LDD 영역을 각각 형성한다.In the method of manufacturing the liquid crystal display device, low concentration ions are implanted using a gate electrode disposed on the polycrystalline silicon pattern for pixels using a mask as a mask to form a first region that is lightly doped and an undoped first channel region, and a driving circuit Injecting ions into the polycrystalline silicon pattern with the gate electrode located thereon as a mask to form a lightly doped second region and an undoped second channel region having a higher concentration than the first region of the pixel region. And simultaneously implanting high concentration ions into the polycrystalline silicon pattern for the driving circuit to form the heavily doped source-drain region and the LDD region in the first and second regions, respectively.
이때, 제1 영역을 형성하는 단계에서 구동 회로용 다결정 규소 패턴에 저농도로 이온을 주입한 후, 이어 추가로 이온을 주입하여 제2 영역을 형성하는 것이 가능하다.In this case, it is possible to form a second region by injecting ions at low concentration into the polycrystalline silicon pattern for the driving circuit in the step of forming the first region, followed by further implanting ions.
구동 회로의 LDD 영역은 1.0×1013∼1.0×1015 cm-2의 이온 농도로 형성하고, LDD 영역의 길이는 0.5∼3.0μm 로 형성하며, 화소의 LDD 영역은 5.0×1011∼1.0×1013 cm-2의 저농도로 형성하는 것이 바람직하다.The LDD region of the driving circuit is formed at an ion concentration of 1.0 × 10 13 to 1.0 × 10 15 cm −2 , the LDD region is formed to have a length of 0.5 to 3.0 μm, and the LDD region of the pixel is 5.0 × 10 11 to 1.0 × It is desirable to form at a low concentration of 10 13 cm −2 .
이러한 이온 농도 조건 하에서는 레이저 조사를 통한 이온 활성화를 실시한 후에 구동 회로의 LDD 영역에서의 온 전류 감소 폭이 LDD가 없는 경우의 온 전류 감소 폭보다 적게 나타나므로, 구동 회로 영역에서의 온 전류의 감소를 최소화할 수 있다.Under these ion concentration conditions, since the on-current reduction width in the LDD region of the drive circuit is smaller than the on-current reduction width in the absence of the LDD after ion activation through laser irradiation, the decrease in on-current in the drive circuit region is reduced. It can be minimized.
그러면, 첨부한 도면을 참고로 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.Next, a method of manufacturing a liquid crystal display device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings so that a person skilled in the art may easily implement the present invention.
먼저, 본 발명의 액정 표시 장치의 구조를 도 3을 참고로 하여 살펴본다.First, the structure of the liquid crystal display of the present invention will be described with reference to FIG. 3.
도 3은 본 발명에 따른 액정 표시 장치의 박막 트랜지스터에 대한 단면도로서, 구동 회로 영역(DRIVER)에도 LDD 영역이 형성되어 있는 구조를 나타낸다.3 is a cross-sectional view of a thin film transistor of a liquid crystal display according to the present invention, and illustrates a structure in which an LDD region is also formed in the driver circuit region DRIVER.
N형 박막 트랜지스터(N-TFT) 및 유지 용량부(Cst)가 형성되어 있는 화소(PIXEL) 영역과 N형 박막 트랜지스터(N-TFT) 및 P형 박막 트랜지스터(P-TFT)가 형성되어 있는 구동 회로(DRIVER) 영역을 동시에 나타낸 도 3에서와 같이, 화소 영역쪽 기판(1) 위에는 N형 박막 트랜지스터용 다결정 규소 패턴(110)과 유지 용량부용 다결정 규소 패턴(120)이 형성되어 있고, 구동 회로쪽 기판(1) 위에는 N형 및 P형 다결정 규소 패턴(130, 140)이 형성되어 있다.A pixel PIXEL region in which an N-type thin film transistor N-TFT and a storage capacitor Cst are formed, and a driving in which an N-type thin film transistor N-TFT and a P-type thin film transistor P-TFT are formed. As shown in FIG. 3 showing the circuit driver region at the same time, the polycrystalline silicon pattern 110 for the N-type thin film transistor and the polycrystalline silicon pattern 120 for the storage capacitor are formed on the substrate 1 on the pixel region side. N-type and P-type polycrystalline silicon patterns 130 and 140 are formed on the substrate 1.
이때, 구동 회로(DRIVER) 영역 및 화소(PIXEL) 영역의 N 형 박막 트랜지스터용 다결정 규소 패턴(110; 130)은 고농도로 도핑된 소스 및 드레인 영역(111, 113; 131, 133)과 그 사이의 도핑되지 않은 채널 영역(112; 132), 그리고, 소스 및 드레인 영역(111, 113; 131, 133)과 채널 영역(112; 132) 사이에 위치하는 엷게 도핑된 LDD 영역(114; 134)으로 나뉘어 있다.In this case, the polycrystalline silicon patterns 110 and 130 for the N-type thin film transistors of the driver circuit region and the pixel PIXEL region may have a high concentration of doped source and drain regions 111, 113, 131, and 133 therebetween. Divided into undoped channel regions 112 and 132, and lightly doped LDD regions 114 and 134 positioned between source and drain regions 111, 113 and 131 and 133 and channel regions 112 and 132, respectively. have.
또한, 구동 회로(DRIVER) 영역의 P 형에 형성되어 있는 다결정 규소 패턴(140)은 LDD 영역이 존재하지 않고, 고농도로 도핑된 소스 및 드레인 영역(141, 143)과 그 사이의 도핑되지 않은 채널 영역(142)으로 나뉘어 있다.In addition, the polycrystalline silicon pattern 140 formed in the P type of the driver circuit region does not have an LDD region, and has a heavily doped source and drain regions 141 and 143 and an undoped channel therebetween. It is divided into an area 142.
이러한 다결정 규소 패턴(110, 130, 140) 및 유지 용량부 다결정 규소 패턴(120)을 게이트 절연막(2)이 덮고 있고, 각 채널 영역(112, 132, 142) 상부의 게이트 절연막(2) 위에는 각각 게이트 전극(210, 230, 240)이 형성되어 있으며, 유지 용량부 다결정 규소 패턴(120) 상부의 게이트 절연막(2) 위에는 유지 용량 패턴(220)이 게이트 전극(210, 230, 240)과 동일한 재질로 형성되어 있다.The gate insulating film 2 covers the polysilicon patterns 110, 130, and 140 and the storage capacitor polycrystalline silicon pattern 120, and is disposed on the gate insulating film 2 on the channel regions 112, 132, and 142, respectively. The gate electrodes 210, 230, and 240 are formed, and the storage capacitor pattern 220 is the same material as the gate electrodes 210, 230, and 240 on the gate insulating layer 2 on the storage capacitor polycrystalline silicon pattern 120. It is formed.
게이트 전극(210, 230, 240) 및 유지 용량 패턴(220)을 층간 절연막(3)이 덮고 있으며, 층간 절연막(3)에는 각 소스 및 드레인 영역(111, 113; 131, 133, 141, 143)을 드러내는 접촉구(C1, C2, C3, C4, C5, C6)가 뚫려 있다.The interlayer insulating film 3 covers the gate electrodes 210, 230, and 240 and the storage capacitor pattern 220, and the source and drain regions 111, 113; 131, 133, 141, and 143 in the interlayer insulating film 3. Exposed contacts C1, C2, C3, C4, C5, C6 are drilled.
배선 금속(311, 312; 331, 332; 341, 342)이 접촉구(C1, C2, C3, C4, C5, C6)를 통해 각각 소스 및 드레인 영역(111, 113; 131, 133, 141, 143)과 연결되어 있고, 그 위를 보호막(4)이 덮고 있다. 보호막(4)에는 화소(PIXEL) 영역의 드레인 영역(113)쪽 배선 금속(312)을 드러내는 경유구(C7)가 뚫려 있으며, 화소 전극(400)이 경유구(C7)를 통해 배선 금속(312)과 연결되는 형태로 보호막(4) 위에 형성되어 있다.The wiring metals 311, 312; 331, 332; 341, 342 are connected to the source and drain regions 111, 113, 131, 133, 141, and 143 through the contact holes C1, C2, C3, C4, C5, and C6, respectively. ), And the protective film 4 covers it. The passivation hole C7 exposing the wiring metal 312 toward the drain region 113 of the pixel PIXEL region is formed in the passivation layer 4, and the pixel electrode 400 is connected to the wiring metal 312 through the passage hole C7. ) Is formed on the protective film (4).
종래와는 달리, 구동 회로(DRIVER) 영역의 N형 TFT에도 LDD 영역(134)이 형성되어 있다.Unlike the related art, the LDD region 134 is also formed in the N-type TFT in the driver circuit region.
앞서 언급한 바와 같이, 이온을 주입하고 레이저 조사를 통해 이온을 활성화시키는 과정에서 다결정 규소층이 일시적으로 녹게되고, 소스 및 드레인 영역(111, 113; 131, 133, 141, 143)의 경계 부근에 온 전류를 악화시키는 결정 결함을 일으키는데, 이 녹는점은 인접한 영역의 이온의 주입 농도와 관련이 있다.As mentioned above, in the process of implanting ions and activating the ions through laser irradiation, the polysilicon layer is temporarily melted and near the boundaries of the source and drain regions 111, 113; 131, 133, 141, and 143. It causes crystal defects that exacerbate the on-current, and this melting point is related to the implantation concentration of ions in adjacent regions.
본 발명에서는, 화소(PIXEL) 영역의 LDD 영역(114)에는 수 pA의 오프 전류를 확보하기 위하여 5.0×1011∼5.0 ×1012 cm-2 의 이온이 주입되어 있고, 구동 회로(DRIVER) 영역의 LDD 영역(114, 134)에는 LDD 구조를 적용하되 온 전류 감소 효과를 최소화하기 위해 화소 영역의 N-TFT 부분의 5.0×1011∼5.0 ×1012 cm-2 보다는 도핑 농도가 높고 일반적인 소스 및 드레인 영역(111, 113; 131, 133; 141, 143)의 도핑 농도인 1.0×1015 cm -2 보다는 낮은 농도인 1.0 × 1013 ∼1.0×1015cm -2 의 이온이 주입되어 있다.In the present invention, ions of 5.0 × 10 11 to 5.0 × 10 12 cm −2 are implanted into the LDD region 114 of the pixel PIXEL region in order to secure an off current of several pA, and the driver circuit region. LDD structures of 114 and 134 are applied to the LDD structure, but the doping concentration is higher than 5.0 × 10 11 to 5.0 × 10 12 cm -2 of the N-TFT portion of the pixel region to minimize the on-state current reduction effect. 1.0 × 10 15 cm -2 , which is the doping concentration of the drain regions 111, 113; 131, 133; 141, 143 Rather, a lower concentration of 1.0 × 10 13 to 1.0 × 10 15 cm -2 is implanted.
따라서, 화소 영역의 LDD 영역(114)에서는 온 전류의 감소 폭이 크더라도 오프 전류를 충분히 감소시키지 않으며, 구동 회로 영역의 LDD 영역(134)에서 LDD 영역을 가지지 않는 경우보다 큰 온 전류를 얻을 수 있다.Therefore, even if the reduction width of the on current is large in the LDD region 114 of the pixel region, the off current is not sufficiently reduced, and a larger on current can be obtained in the LDD region 134 of the driving circuit region than in the case where the LDD region does not have the LDD region. have.
이러한 특성을 분석한 결과가 도 4 및 도 5에 도시되어 있다.The results of analyzing these characteristics are shown in FIGS. 4 and 5.
도 4는 LDD 영역의 길이 및 소스 및 드레인 영역의 이온 주입 농도가 각각 1.5μm, 3.0×1015 cm-2인 조건 하에서 LDD 영역의 이온 주입 농도를 달리 하였을 때의 전류(Ids)-전압(Vgs) 전이 특성을 나타낸 그래프이다.FIG. 4 shows the current (I ds ) -voltage when the ion implantation concentration of the LDD region is changed under the condition that the length of the LDD region and the ion implantation concentration of the source and drain regions are 1.5 μm and 3.0 × 10 15 cm −2 , respectively. V gs ) is a graph showing the transition characteristics.
도 4에 도시한 바와 같이, LDD 영역이 존재하는 경우, LDD 영역의 이온 주입 농도가 각각 5.0×1012, 7.0×1012, 1.0×1013, 3.0×1013 cm-2 인 조건 하에서의 온 전류는 이온 주입 농도가 높을수록 크게 나타남을 알 수 있다. LDD 영역이 없는 경우(No LDD)와 비교했을 때, 3.0×1013 cm-2 농도 이상의 LDD 영역을 가지는 경우에서는 온 전류가 더 크게 나타난다.As shown in FIG. 4, when the LDD region exists, the on-current under the condition that ion implantation concentrations of the LDD region are 5.0 × 10 12 , 7.0 × 10 12 , 1.0 × 10 13 , and 3.0 × 10 13 cm −2 , respectively. It can be seen that the higher the ion implantation concentration is larger. Compared to the case where there is no LDD region (No LDD), when the LDD region having a concentration of 3.0 × 10 13 cm −2 or more is present, the on-state current is larger.
도 5는 LDD 영역의 길이와 이온 주입 농도의 변화에 따른 온(on) 전류의 변화를 나타낸 그래프이다.5 is a graph showing a change in on current according to the change in the length of the LDD region and the ion implantation concentration.
도 5에 도시한 바와 같이, 일반적인 LDD 영역의 길이인 0.5∼3.0 μm 범위 내에서 LDD 영역의 길이가 각각 2.0, 1.5, 1.0, 0.5μm 인 경우를 선택하여 실험한 결과, 이온 주입 농도가 1.0×1013 cm-2 이상인 조건하에서 LDD 영역이 존재하지 않는 경우보다 큰 온 전류를 가진다.As shown in FIG. 5, when the lengths of LDD regions were 2.0, 1.5, 1.0, and 0.5 μm, respectively, within the range of 0.5 to 3.0 μm, which is the length of general LDD regions, the ion implantation concentration was 1.0 ×. 10 13 cm -2 Under the above conditions, it has a larger on-current than when no LDD region exists.
따라서, 도 3과 함께 언급한 이온 주입 농도를 유지함으로써, 화소 영역에서의 오프 전류는 감소시키며 구동 회로 영역에서의 온 전류의 감소는 최소화시킬 수 있다.Therefore, by maintaining the ion implantation concentration mentioned with FIG. 3, the off current in the pixel region can be reduced and the decrease in on current in the drive circuit region can be minimized.
다음은, 이러한 구조의 액정 표시 장치의 제조 방법에 대한 한 실시예를 도 6a 내지 도 6j를 참고로 하여 설명한다.Next, an embodiment of a method of manufacturing a liquid crystal display device having such a structure will be described with reference to FIGS. 6A to 6J.
도 6a 내지 도 6j는 본 발명의 제1 실시예에 따른 다결정 규소 액정 표시 장치의 제조 방법을 공정 순서에 따라 나타낸 단면도이다.6A to 6J are cross-sectional views illustrating a method of manufacturing a polysilicon liquid crystal display device according to a first embodiment of the present invention according to a process sequence.
도 6a에 도시한 바와 같이, 먼저 유리, 수정, 사파이어와 같은 투명 절연 기판(1) 위에 다결정 규소막(10)을 증착한다.As shown in FIG. 6A, first, a polycrystalline silicon film 10 is deposited on a transparent insulating substrate 1 such as glass, quartz, or sapphire.
도 6b 및 도 6c에 도시한 바와 같이, 감광 물질을 입히고 패터닝하여 화소 영역의 유지 용량부의 다결정 규소 패턴(120)을 위한 감광막 패턴(5)을 형성한 후, 패턴(50)을 마스크로 하여 이온을 주입함으로써, 유지 용량부의 다결정 규소 패턴(120)을 도핑한다.6B and 6C, after the photosensitive material is coated and patterned to form the photoresist pattern 5 for the polycrystalline silicon pattern 120 of the storage capacitor portion of the pixel region, ions are formed using the pattern 50 as a mask. Is implanted to dope the polycrystalline silicon pattern 120 of the storage capacitor portion.
다음, 도 6d에 도시한 바와 같이, 다결정 규소막(10)을 패터닝하여 화소 영역의 N형 박막 트랜지스터와 구동 회로 영역의 N형 및 P형 박막 트랜지스터가 될 부분에 각각 다결정 규소 패턴(110, 130, 140)을 형성한 다음, 다결정 규소 패턴(110, 130, 140)을 덮는 게이트 절연막(2)을 형성한다.Next, as shown in FIG. 6D, the polycrystalline silicon film 10 is patterned to form N-type thin film transistors in the pixel region and N-type and P-type thin film transistors in the driving circuit region, respectively. , 140, and then a gate insulating film 2 covering the polysilicon patterns 110, 130, and 140 is formed.
도 6e에 도시한 바와 같이, 다결정 규소를 증착한 후 패터닝하여 박막 트랜지스터용 다결정 규소 패턴(110, 130, 140) 및 유지 용량부용 다결정 규소 패턴(120) 위의 게이트 절연막(2) 위에 각각 게이트 전극(210, 230, 240) 및 유지 용량 패턴(220)을 형성한다.As shown in FIG. 6E, a gate electrode is formed on the gate insulating film 2 on the polycrystalline silicon patterns 110, 130, and 140 for the thin film transistor and the polycrystalline silicon pattern 120 for the storage capacitor part by depositing and patterning the polycrystalline silicon. (210, 230, 240) and the storage capacitor pattern 220 is formed.
도 6f에서와 같이, 감광 물질을 도포하고 패터닝하여 화소 영역의 다결정 규소 패턴(110) 상부의 감광 물질을 제거하고 나머지 부분에는 감광 패턴(6)을 남긴 다음, 게이트 전극(210)을 마스크로 화소 영역의 다결정 규소 패턴(110)에 5.0×1011∼1.0×1013 cm-2 의 저농도 n 형 이온을 주입하여 저농도로 도핑된 영역(114)을 형성한다. 이때, 도핑되지 않은 다결정 규소 패턴(112) 부분이 채널 영역(112)이 된다. 그 후, 감광 패턴(6)을 제거한다.As shown in FIG. 6F, the photosensitive material is coated and patterned to remove the photosensitive material on the upper portion of the polycrystalline silicon pattern 110 in the pixel area, leaving the photosensitive pattern 6 in the remaining part, and then using the gate electrode 210 as a mask. Low concentration n-type ions of 5.0 × 10 11 to 1.0 × 10 13 cm −2 are implanted into the polycrystalline silicon pattern 110 of the region to form a lightly doped region 114. At this time, the portion of the undoped polycrystalline silicon pattern 112 becomes the channel region 112. Thereafter, the photosensitive pattern 6 is removed.
다음, 도 6g에서와 같이, 감광 물질을 도포하고 패터닝하여, 구동 회로 영역의 N 형 박막 트랜지스터의 다결정 규소 패턴(130)이 드러나도록 하고 나머지 부분에는 감광 패턴(7)을 남긴 후, 게이트 전극(230)을 마스크로 다결정 규소 패턴(130)에 1.0×1013∼1.0×1015 cm-2 의 저농도 n 형 이온을 주입하여 저농도로 도핑된 영역(134)과 그 사이의 도핑되지 않은 채널 영역(132)을 형성한다. 다음, 감광 패턴(7)을 제거한다.Next, as illustrated in FIG. 6G, the photosensitive material is coated and patterned so that the polycrystalline silicon pattern 130 of the N-type thin film transistor in the driving circuit region is exposed and the photosensitive pattern 7 is left in the remaining part. 230 is a low concentration n-type ions of 1.0 × 10 13 ~ 1.0 × 10 15 cm -2 to the polysilicon pattern 130 by using a mask to the lightly doped region 134 and the undoped channel region between them ( 132). Next, the photosensitive pattern 7 is removed.
도 6h에 도시한 바와 같이, 감광 물질을 도포하고 패터닝하여 구동 회로 영역의 P 형 박막 트랜지스터가 될 전체 부분과 N 형 박막 트랜지스터의 게이트 전극(230) 위와 화소 영역의 N 형 박막 트랜지스터의 게이트 전극(210) 위에 감광 패턴(8, 83, 81)을 각각 남긴다. 이때, 감광 패턴(81, 83)은 게이트 전극(210, 230)보다 일정 폭 넓게 형성된다. 다음, 감광 패턴(8, 83, 81)을 마스크로 하여 n 형 이온을 1.0×1015 cm-2 이상의 고농도로 주입한다. 이 단계에서, 다결정 규소 패턴(110, 130)의 엷게 도핑된 영역(114, 134)의 일부가 고농도로 도핑되어 소스 및 드레인 영역(111, 113; 131, 133)이 형성되며, 고농도 이온이 주입되지 않고 남은 엷게 도핑된 영역(114, 134)이 LDD 영역이 된다.As shown in FIG. 6H, the entire portion of the driving circuit region to be a P-type thin film transistor by applying and patterning a photosensitive material and the gate electrode 230 of the N-type thin film transistor in the pixel region and on the gate electrode 230 of the N-type thin film transistor Photosensitive patterns 8, 83, and 81 are left on 210, respectively. In this case, the photosensitive patterns 81 and 83 are formed to have a predetermined width wider than that of the gate electrodes 210 and 230. Next, n-type ions are implanted at a high concentration of 1.0 × 10 15 cm −2 or more using the photosensitive patterns 8, 83, 81 as a mask. In this step, a portion of the lightly doped regions 114 and 134 of the polysilicon patterns 110 and 130 are heavily doped to form source and drain regions 111 and 113; 131 and 133, and high concentration ions are implanted. The remaining lightly doped regions 114 and 134 become LDD regions.
그 후, 감광 패턴(8, 81, 83)을 제거한다.Thereafter, the photosensitive patterns 8, 81, 83 are removed.
다음, 도 6i에 도시한 바와 같이, 감광 물질을 도포하고 패터닝하여 구동 회로 영역의 P 형 박막 트랜지스터가 될 부분을 제거하고, 나머지 부분에는 감광 패턴(9)을 그대로 남긴 다음, 게이트 전극(240)을 마스크로 다결정 규소 패턴(140)에 p 형 이온을 1.0×1015 cm-2 이상의 고농도로 주입하여 고농도 소스 및 드레인 영역(141, 143)와 두 영역 사이의 도핑되지 않은 채널 영역(142)을 형성한다. 그 후, 감광 패턴(9)을 제거한다.Next, as illustrated in FIG. 6I, a photosensitive material is coated and patterned to remove a portion of the driving circuit region to be a P-type thin film transistor, leaving the photosensitive pattern 9 in the remaining portion, and then the gate electrode 240. The p-type ions are implanted into the polysilicon pattern 140 at a high concentration of 1.0 × 10 15 cm −2 or more using a mask to form the high concentration source and drain regions 141 and 143 and the undoped channel region 142 between the two regions. Form. Thereafter, the photosensitive pattern 9 is removed.
다음, 도 6j에 도시한 바와 같이, 주입된 이온을 레이저 조사를 통해 활성화시킴으로써, 화소 영역의 N 형 TFT와 구동 회로 영역의 N 형 및 P 형 TFT를 완성한다.Next, as shown in Fig. 6J, the implanted ions are activated by laser irradiation, thereby completing the N-type TFT in the pixel region and the N-type and P-type TFT in the driving circuit region.
이러한 레이저 조사는 감광 패턴(9)을 제거하기 이전에 실시할 수도 있다.Such laser irradiation may be performed before removing the photosensitive pattern 9.
이후, 층간 절연막, 배선 금속, 보호막 및 화소 전극 등을 도 3에 도시한 구조와 같이 형성하여 다결정 규소 액정 표시 장치를 완성한다.Thereafter, an interlayer insulating film, a wiring metal, a protective film, and a pixel electrode are formed as shown in FIG. 3 to complete the polycrystalline silicon liquid crystal display device.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 다결정 규소 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 것으로서, 먼저 구동 회로 영역의 N 형 박막 트랜지스터에 화소 영역과 동일한 저농도 이온을 주입한 후, 구동 회로 영역에 추가 이온 주입 공정을 이차로 실시하는 방법이다.7A and 7B illustrate a method of manufacturing a polysilicon liquid crystal display according to another exemplary embodiment of the present invention, in which a low concentration of ions equal to a pixel region is first implanted into an N-type thin film transistor in a driving circuit region. After that, the ion implantation step is additionally performed in the driving circuit region.
이 실시예에서는, 앞선 단계의 6f 및 6g인 N 형 박막 트랜지스터의 다결정 규소 패턴(110, 130)을 엷게 도핑하는 단계를 제외한 나머지 단계는 동일하다.In this embodiment, the remaining steps are the same except for lightly doping the polycrystalline silicon patterns 110 and 130 of the N-type thin film transistors 6f and 6g in the preceding steps.
도 6a 내지 도 6e에서와 같은 방법으로 기판(1) 위에 화소 영역의 N 형 박막 트랜지스터용 다결정 규소 패턴(110), 유지 용량부용 다결정 규소 패턴(120), 구동 회로 영역의 N 형 및 P 형 박막 트랜지스터용 다결정 규소 패턴(130, 140), 게이트 절연막(2), 게이트 전극(210, 230, 240) 및 유지 용량 패턴(220) 등을 형성한다.6A to 6E, the polycrystalline silicon pattern 110 for the N-type thin film transistor in the pixel region, the polycrystalline silicon pattern 120 for the storage capacitor portion, the N-type and P-type thin films in the driving circuit region on the substrate 1 in the same manner as in FIGS. The polycrystalline silicon patterns 130 and 140 for the transistor, the gate insulating film 2, the gate electrodes 210, 230, and 240, the storage capacitor pattern 220, and the like are formed.
다음, 도 7a에 도시한 바와 같이, 감광 물질을 도포하고 패터닝하여 구동 회로 영역의 P 형 박막 트랜지스터가 될 부분에만 감광 패턴(6)을 남기고 나머지 부분은 제거한 다음, 화소 및 구동 회로 영역의 N 형 박막 트랜지스터의 게이트 전극(210, 230)을 마스크로 5.0×1011∼1.0×1013 cm-2 의 저농도 n 형 이온을 주입하여 다결정 규소 패턴(110, 130)에 엷게 도핑된 영역(114, 134)을 형성한다. 그 후, 감광 패턴(6)을 제거한다.Next, as shown in FIG. 7A, the photosensitive material is coated and patterned to leave the photosensitive pattern 6 only in the portion to be the P-type thin film transistor in the driving circuit region, and the remaining portions are removed, and then the N-type of the pixel and driving circuit region is removed. Lightly doped regions 114 and 134 of the polysilicon patterns 110 and 130 by implanting low concentration n-type ions of 5.0 × 10 11 to 1.0 × 10 13 cm −2 using the gate electrodes 210 and 230 of the thin film transistor as a mask. ). Thereafter, the photosensitive pattern 6 is removed.
도 7b에 도시한 바와 같이, 감광 물질을 도포하고 패터닝하여, 구동 회로 영역의 N 형 박막 트랜지스터의 다결정 규소 패턴(130)이 드러나도록 하고 나머지 부분에는 감광 패턴(7)을 남긴 다음, 게이트 전극(230)을 마스크로 다결정 규소 패턴(130)의 엷게 도핑된 영역(114)의 총 이온 농도가 1.0×1013∼1.0×1015 cm-2이 되도록 n 형 이온을 추가로 주입한다. 그 후, 감광 패턴(7)을 제거한다.As shown in FIG. 7B, the photosensitive material is coated and patterned so that the polycrystalline silicon pattern 130 of the N-type thin film transistor in the driving circuit region is exposed and the photosensitive pattern 7 is left in the remaining portion, and then the gate electrode ( 230, the n-type ions are further implanted so that the total ion concentration of the lightly doped region 114 of the polysilicon pattern 130 is 1.0 × 10 13 to 1.0 × 10 15 cm −2 . Thereafter, the photosensitive pattern 7 is removed.
다음, 도 6h 내지 도 6j와 동일한 방법으로 공정을 진행하여 액정 표시 장치를 완성한다.Next, the process is performed in the same manner as in FIGS. 6H to 6J to complete the liquid crystal display.
이상에서와 같이, 구동 회로 영역의 N 형 박막 트랜지스터에 LDD 영역을 형성하되, 화소 영역의 N 형 박막 트랜지스터의 LDD 영역의 이온 농도보다는 높은 1.0×1013∼1.0×1015 cm-2 범위의 이온 주입 농도를 가지도록 함으로써, 레이저 조사 단계 이후에 구동 회로의 LDD 영역에서 온 전류가 감소하는 것을 최소화할 수 있다.As described above, the LDD region is formed in the N-type thin film transistor in the driving circuit region, but the ion in the range of 1.0 × 10 13 to 1.0 × 10 15 cm -2 is higher than the ion concentration of the LDD region of the N-type thin film transistor in the pixel region. By having the injection concentration, it is possible to minimize the decrease in the current on the LDD region of the drive circuit after the laser irradiation step.
도 1은 종래의 기술에 따른 액정 표시 장치의 박막 트랜지스터(thin film transistor:TFT)에 대한 단면도이고,1 is a cross-sectional view of a thin film transistor (TFT) of a liquid crystal display according to the related art.
도 2는 LDD(lightly doped drain)의 길이에 따른 전류(Ids)-전압(Vgs) 전이 특성을 나타낸 그래프이고,2 is a graph showing a current (I ds ) -voltage (V gs ) transition characteristic according to the length of a lightly doped drain (LDD),
도 3은 본 발명에 따른 액정 표시 장치의 박막 트랜지스터에 대한 단면도이고,3 is a cross-sectional view of a thin film transistor of a liquid crystal display according to the present invention;
도 4는 LDD 영역의 도펀트(dopent) 농도에 따른 전류(Ids)-전압(Vgs) 전이 특성을 나타낸 그래프이고,4 is a graph showing the current (I ds ) -voltage (V gs ) transition characteristics according to the dopant concentration in the LDD region,
도 5는 LDD 영역의 도펀트 농도에 따른 온(on) 전류의 변화를 나타낸 그래프이고,5 is a graph showing a change in on current according to the dopant concentration in the LDD region.
도 6a 내지 도 6j는 본 발명의 제1 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서에 따라 나타낸 단면도이고,6A through 6J are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to a first embodiment of the present invention, according to a process sequence;
도 7a 내지 7b는 본 발명의 제2 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서에 따라 나타낸 단면도이다.7A to 7B are cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to a second embodiment of the present invention, in order of process.
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