KR100566826B1 - 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하기 위한 시스템 - Google Patents

압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하기 위한 시스템 Download PDF

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Abstract

텔레비전 수신기는 디코드된/압축 해제된 픽셀 블록을 제공하기 위한 MPEG 디코더/압축 해제기(62-66)를 포함한다. 디코드된/압축 해제된 픽셀은 프레임 메모리(14)에 저장에 앞서 재압축된다. 재압축 처리에 있어서, 기준의 제 1 픽셀은 픽셀 블록 파라메터의 함수로 압축된다. 재구성된 기준 픽셀 값은, 디스플레이에 앞서 픽셀 블록의 나머지 픽셀을 재구성할 때, 예측 회로망 내에서 사용된다. 제 1 픽셀 프로세서는 기준 픽셀을 정확하게 압축하고, 이는 재구성된 블록 전체에 걸친 예측 에러의 전달을 방지한다.

Description

압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하기 위한 시스템{SYSTEM FOR PROCESSING A DATA STREAM OF COMPRESSED IMAGE REPRESENTATIVE PIXEL DATA BLOCKS}
본 발명은 디지털 비디오 프로세서에 관한 것이다. 특히 본 발명은 영상 표시 화소(픽셀 또는 펠)를 블록 기반 영상 프로세서 내에서 엔코딩하고 디코딩하기 위한 시스템에 관한 것이다.
메모리 관리 및 메모리 감축은 영상 프로세서의 설계 및 동작에 있어서 중요한 측면이다. 예컨대, 텔레비전 시스템과 같은 가전 제품은 MPEG-2 신호 처리기능을 포함하는 영상 프로세서를 사용할 수 있다. MPEG(Motion Picture Experts Group) 신호 압축 표준(ISO/IEC 13181-2, 1994. 5.10)은, 여러 형태의 영상 처리기능 중에서도 고 해상도 텔레비전(HDTV) 처리기능을 채용하는 위성, 케이블 및 지상파 방송 시스템과 함께 사용하기에 특히 매력적인, 널리 용인된 영상 처리 표준이다. 고 해상도 디스플레이를 사용하는 제품은 디스플레이에 앞서 디코딩된 MPEG 프레임을 일시적으로 저장하기 위하여 96 Mbit 또는 그 이상의 메모리를 필요로 한다. MPEG 프로세서는, 디스플레이하기 위한 정확한 영상을 재구성하기 위하여, 움직임의 추정 및 보상을 위해 이들 프레임을 필요로 한다.
디코딩된 MPEG 정보로부터 영상을 재구성하는 시스템은 전형적으로 차동 펄스 코드 변조(Differential Pulse Coded Modulation : DPCM)를 사용한다. MPEG 디코더에서 전형적으로 사용되는 DPCM 처리에 있어서, 프로세서는 그 다음 픽셀 값을 예상하는 예측값을 생성한다. 합산 회로망은 실제 픽셀 값으로부터 상기 예측 값을 빼고 차이값을 생성한다. 예측 에러로서 알려진 이러한 차이값은 일반적으로 원래의 픽셀 또는 예측 값보다 작아서, 원래의 픽셀 값이 아닌 이러한 차이값을 양자화하고 저장하는 것은 메모리를 절약하게 한다. Ang 등에 의한 "비디오 압축은 큰 이득을 생성"(IEEE Spectrum, 1991.10)은 MPEG 엔코더 및 디코더를 기술한다.
디코딩 도중에, 역양자화기는 이전에 디코드된 픽셀로부터 실질적으로 동일한 예측값을 재생성한다. 현재 픽셀을 디코드 및 재구성하기 위해서는 하나의 차이값과 상기 예측값만이 요구된다. 예측값은 종종 부분적으로 또는 전체적으로 이전 픽셀에 기초하는데, 상기 이전 픽셀 자체는 자신에 선행하는 픽셀로부터 디코드되고 재구성된 것이다. 이러한 예측기(predictor) 및 이들 동작의 보다 더 완벽한 설명은 Jain, A에 의한 "디지털 영상 처리의 기초"(프렌티스-홀 인코포레이티드, 1989, 484쪽) 및 Gonzalez 등에 의한 "디지털 영상 처리"(애디슨-웨슬리 출판사, 1992, 358-368 쪽)를 참조하라.
영상 블록 압축 도중에 한 블록에서 제 1 픽셀을 정확하게 나타내는 것은 전체 블록의 픽셀들 전체에 걸쳐 예측 에러가 전달되는 것을 회피시킨다. 평활한 영역(예컨대, 색 또는 대상물 등에서 미세한 변화를 갖는 디스플레이 영역)에 있어서, 제 1 픽셀의 잡음 오염은 시청자가 받아들이기 어려울 수 있는 결함(artifacts)을 생성할 수 있다. 그러므로, 처리된 제 1 픽셀은, 정확한 영상 재구성을 보장하기 위하여, 메모리에 저장될 때 충분한 수의 비트로 표시되어야만 한다.
본 발명자는, 재구성된 데이터에 에러를 야기함이 없이, 메모리를 절약하게 될, 감축된 하드웨어 및 소프트웨어 요구조건을 구비하는 데이터 감축 시스템을 제공하는 것이 바람직하다는 것을 인식하였다. 본 발명에 따른 시스템은 이들 목적을 만족시킨다.
본 발명의 원리에 따라, "제 1 픽셀" 프로세서는 픽셀 블록의 소정의 기준 픽셀을 픽셀 블록 파라메터의 함수로서 재압축시킨다.
본 발명의 개시된 실시예에 있어서, 텔레비전 수신기는 MPEG 디코더를 포함한다. MPEG 디코드된 신호는, 데이터를 메모리에 저장하기에 앞서 데이터를 양자화시키는 데이터 감축 회로망에 제공된다. 상기 회로망은, 픽셀 블록의 기준 픽셀을 픽셀 블록 최소값의 함수로서 압축(양자화)시키는 소위 말하는 제 1 픽셀 프로세서를 사용한다. 압축 해제 이후, 상기 기준 픽셀의 재구성된 값은, 제 1 픽셀 프로세서에 의한 엔코딩 이전의 자신의 값과 실질적으로 동일하다. 따라서, 기준 픽셀은, 재구성된 픽셀 블록 전체에 걸쳐서 전달되는 상당한 에러를 염려함없이, 영상 데이터 블록 내에서 다른 양자화된 픽셀을 재구성하기 위하여, 예측기 회로망에서 사용될 수 있다.
도 1은 본 발명에 따른 장치를 포함하는 픽셀 블록 프로세서의 블록도.
도 2는 메모리 내의 저장에 선행하는 도 1 시스템의 엔코더 부분의 상세 사항을 도시하는 도면.
도 3은 기준 픽셀 엔코딩 처리의 흐름도.
도 4는 메모리 내의 저장에 후속하는 도 1 시스템의 디코더 부분을 도시하는 개략도.
도 5는 기준 픽셀 디코딩 처리의 흐름도.
도 6은 본 발명을 사용하는 MPEG 호환 텔레비전 시스템의 블록도.
도 1에 있어서, MPEG 디코더는 MPEG 디코드된 픽셀 데이터의 블록을 압축기(12)에 제공한다. 압축기(12)는 제 1 예측기(18), 양자화기(20) 및 결합기(22)를 포함한다. 제 1 예측기(18)는 예컨대 Jain, A에 의한 "디지털 영상 처리의 기초"(프렌티스-홀 인코포레이티드, 1989, 484쪽)에서 기술된 형태가 될 수 있다.
양자화기(20)는 픽셀 블록값을 양자화하고, 데이터가 감소된 픽셀 블록을 프레임 메모리(14)에 제공한다. 디스플레이 프로세서(미도시)가 영상 디스플레이를 위해 프레임 메모리(14)에서 감소된 데이터 블록을 억세스할 때, 제 2 압축 해제기(16)는 원래의 픽셀 블록을 재구성한다. 제 2 압축 해제기(16)는, 프레임 메모리(14)로부터 감소된 데이터를 검색하고 감소된 데이터 블록을 재구성하기 위하여, 제 2 예측기(24) 및 역양자화기(26)를 포함한다. 양자화기(20) 및 역양자화기(26)는 논의되어질 바와 같이 본 발명의 원리에 따라 배열된다. 제 2 예측기(24)는 제 1 예측기(18)와 동일한 유형이다.
압축기(12)의 입력단(10)은, 도 6과 관련하여 설명될 MPEG 디코더로부터 픽셀 블록을 수신한다. 픽셀 블록은 공간 영역(spatial domain)으로 존재하고, 예컨대 8×8 영상 픽셀 블록을 포함한다. 입력단(10)은 픽셀 블록 데이터를 결합기(22)의 비반전 입력단과 양자화기(20)에 제공한다. 제 1 예측기(18)의 출력단은 픽셀 예측 데이터를 결합기(22)의 반전 입력단과 양자화기(20)에 제공한다. 결합기(22)는 자신의 반전 및 비반전 입력단으로부터의 신호를 결합시키고, 그 차이값을 양자화기(20)에 제공한다. 양자화기(20)는 양자화된 픽셀값을 제 1 예측기(18)로 출력한다. 양자화기(20)는 또한 프레임 메모리(14)에 저장하기 위한 양자화된 픽셀 차이값을 출력한다.
도 2는 양자화기(20)를 보다 상세하게 도시한다. 동일한 참조 번호는 도 1 및 도 2에 공통인 요소를 나타낸다. 특히, 양자화기(20)는 제 1 픽셀 엔코더(30), 멀티플렉서(32) 및 양자화기 프로세서(28)를 포함한다. 입력단(10)은 블록 픽셀 데이터를, 픽셀 블록의 소정의 기준 픽셀에 대해 동작하는 제 1 픽셀 엔코더(30)에 제공한다. "제 1 픽셀"이란 용어는 선호되는 임의의 특정 선행 픽셀 위치를 특별히 언급하는 것은 아니다. "제 1 픽셀"은, 픽셀 블록을 재구성하기 위해 예측기에서 초기에 사용될, 픽셀 블록 내의 픽셀을 언급한다. 그러므로, 상기 픽셀은 예측기를 채용하는 압축 회로망의 후속적으로 재구성된 픽셀 모두에 대한 기준 픽셀이 된다.
제 1 픽셀 엔코더(30)는 두 개의 주요 기능을 구비한다. 가장 중요한 기능은 기준 픽셀을 양자화시키는 것이다. 제 2 기능은, 기준 픽셀의 양자화된 값을 나타내기 위하여 요구되는 비트 수를 감소시킴으로써, 프레임 메모리(14)의 저장 요건을 감소시키는 것이다. 이러한 기능은 이후에 논의된다. 기준 픽셀의 양자화가 손실이 없거나 거의 없다면, 상기 픽셀은, 프레임 메모리(14)로부터 검색될 수 있고, 적은 에러로 또는 거의 에러 없이 재구성될 수 있으며, 양자화된 블록 내의 나머지 픽셀을 위한 예측값으로 사용될 수 있다. 예측 처리에서 정확한 예측값을 초기에 사용하는 것은, 예측 편향 에러가 재구성된 전체 픽셀 블록에 걸쳐 전달되는 것을 방지한다.
양자화된 기준 픽셀을 저장하기 위해 요구되는 비트 수를 감소시키는 것은 프레임 메모리(14)의 크기와 원가를 감소시킨다. 엔코더(30)는 양자화된 기준 픽셀을 나타내기 위해 요구되는 비트 수를 본 예에서 1 내지 5 비트만큼 감소시킨다. 이러한 양은 별로 중요하지 않게 보일지 모르지만, 32,600 개 이상의 8×8 픽셀 블록을 포함할 수 있는 고 해상도 텔레비전 영상 프레임의 맥락에서 고려될 때, 절약된 모든 비트는 메모리에서 상당한 절약을 초래한다. 이러한 절약은, 제조자에 의해 생산되는 텔레비전 수신기의 수만큼 곱해질 때 보다 더 중요해진다.
기준 픽셀 값을 정확하게 표시하는 것과 기준 픽셀을 포함한 모든 픽셀을 가능한 적은 수의 비트로 표시하는 것 사이에서 잠재적인 모순이 존재한다. 메모리가 50%만큼 감소된다면, 즉 8비트 픽셀 워드가 4비트로 압축된다면, 뚜렷한 절약이 발생할 것이다. 기준 픽셀을 나타내기 위하여 4비트를 사용하는 것은 예측 처리 도중에 상당한 에러를 야기할 수 있다. 정확한 기준 픽셀 표시는 예측 처리를 시작하는데 중요하기 때문에, 필요한 경우에는, 나머지 픽셀을 나타내기 위하여 사용되는 평균 비트 수보다 더 많은 비트 수를 사용할만하다. 그러므로 메모리 감축은 기준 픽셀에 대한 정확도보다는 부수적이다.
블록 내의 나머지 픽셀에 있어서는, 메모리 감축이 임의의 한 픽셀의 정확성보다 더 중요하다. 엔코더(30)는 처리된 각 픽셀을 3 내지 7비트를 포함하는 한 워드로서 나타낼 수 있다. 수반된 무작위성 때문에, 임의의 주어진 방송 신호에 대한 영상 프레임을 저장하기 위해 실제로 사용될 메모리의 양을 결정하려고 시도하는 것은 실행 불가능하다. 그러므로, 모든 픽셀을 처리한다면, 메모리는 엔코더(30)에 의해 처리된 각 픽셀에 대해 최대 워드 길이(7비트)를 수용해야만 할 것이다.
제 1 픽셀 엔코더(30)는 양자화기 프로세서(28)로부터 최소 블록 픽셀 값을 수신한다. 양자화기 프로세서(28)는 결합기(22)와 제 1 예측기(18)로부터 픽셀 차이값 데이터를 수신하고, 양자화된 데이터를 제 1 예측기(18)에 전달한다. 양자화기 프로세서(28)와 엔코더(30)는 양자화된 데이터를 멀티플렉서(32)에 전달한다. 멀티플렉서(32)는 후속적으로 설명되는 바와 같이, 순차적인 양자화 데이터를 프레임 메모리(14)(도 1)에 전달한다.
도 3은 엔코더(30)에 의해 수행되는 제 1 픽셀의 엔코딩 처리의 흐름도이다. 단계(31)에 있어서 엔코더(30)는, 입력단(10)으로부터 원래의 제 1 픽셀 값(Xo)과, 양자화기 프로세서(28)로부터의 양자화된 최소 픽셀 블록값(Qmin)을 처리하여, 양자화된 제 1 픽셀 값(QXo)을 생성한다. 단계(31)는 다음의 수학식에 따라 동작한다.
Figure 111999005314115-pct00001
MPEG 디코더로부터 입력단(10)(도 1)에서 수신된 픽셀 값은 정수이다. 그러므로, 양자화기 프로세서(28)와 제 1 픽셀 엔코더(30)는, QXo를 포함하는, 정수를 나타내는 데이터를 수신하고 출력한다. 정수 사용의 장점은, 구성 요소 사이의 더 빠른 데이터 전달, 프로세서 내의 더 빠른 처리 및 덜 복잡한 하드웨어 및 소프트웨어이다. MPEG 디코드된 신호로부터 제 1 픽셀 엔코더(30)에 의해 수신될 때 Xo는 정수로 시작하기 때문에, 데이터 손실은 Xo-Qmin가 홀수일 때만 발생할 것이다. 2로 나뉘어진 홀수는 항상 나머지값 0.5를 갖는다. 시스템이 정수 부분만을 저장한다면, 나머지값은 손실되어 영상을 재구성하는데는 이용할 수 없다.
제 1 픽셀 엔코더(30)는 2로 나누는데, 왜냐하면 2의 제수(divisor)는 결과값의 정수 부분을 나타내기 위해 요구되는 픽셀 수를 1만큼 즉시 감소시키기 때문이다. 큰 제수의 사용은 더 많은 비트를 절약하지만, 더 큰 에러를 야기할 수 있다. 2로 나누는 것은 상술한 압축 기술에 의해 거의 영향을 받지 않는 디스플레이 영상을 초래하는 것으로 관찰되었다.
제 1 픽셀을 엔코딩하는 것은 단계(33)에서 8비트의 원래 픽셀을 1내지 5비트만큼 감소시킨다. 엔코드된 제 1 픽셀을 나타내기 위해 얼마나 많은 비트를 사용할 것인지를 결정하는 것은 양자화된 범위(QR: quantized range)의 값에 의존한다. 양자화기 프로세서(28)(도 2)는 수학식 2를 사용하여 QR을 계산한다.
Figure 111999005314115-pct00002
여기에서, Qmax는 픽셀 블록 내의 양자화된 최대 값을 나타낸다. 양자화된 범위(QR)는 엔코드된 제 1 픽셀의 값을 나타내기 위하여 할당된 비트 수를 설정하기 위한 표시자로서 선택되는데, 그 이유는 엔코드된 제 1 픽셀의 값을 나타내기 위해 필요한 비트 수는, 이제 설명되는 바와 같이, 양자화된 범위 값을 나타내기 위해 필요한 비트 수보다 적기 때문이다.
양자화기 프로세서(28)는 원래의 픽셀 블록 최소 값보다 적은 양자화된 최소 값과, 원래의 픽셀 블록 최대 값보다 큰 양자화된 최대 값을 생성한다. 그러므로, 다음의 수학식 3과 같이 표시할 수 있다.
Figure 111999005314115-pct00003
여기에서, Xo는 현재 처리되는 픽셀 블록 내의 임의의 픽셀 값을 나타낸다. 수학식 3은 수학식 2를 병합함으로써 다음과 같이 표시할 수 있다.
Figure 111999005314115-pct00004
수학식 4의 모든 세 부분으로부터 Qmin을 빼면, 다음 수학식 5를 얻을 수 있다.
Figure 111999005314115-pct00005
엔코드된 제 1 픽셀(QXo)는 Xo-Qmin(수학식 1)의 1/2이므로, QXo는 프레임 메모리(14)(2진 시스템)에 저장하기 위하여 양자화된 범위(QR)가 요구하는 것보다 1적은 비트를 필요로 한다. 그러므로, 양자화기(28)는, 엔코드된 제 1 픽셀 값을 나타내고 저장하기 위하여 요구되는 워드 크기를 결정할 때, QR을 표시하기 위하여 필요로 하는 것보다 1적은 비트를 할당한다.
도 3을 참조하여, 제 1 픽셀 엔코더(30)는 초기에 QXo를 단계(31)에서 8비트 워드로 구성한다. 단계(33)에서 엔코더(30)는 현재 범위에 대해 적절한 비트수만큼 QXo를 마스킹하여, 원하는 비트를 멀티플렉서(32)로 전달한다. 단계(33)로부터 QXo의 마스킹된 비트(masked bits)는, 프레임 메모리(14)로 전달될 때까지 QXo를 유지하는 멀티플렉서(32)로 전달된다. 이러한 동작의 제어 및 타이밍은 도 6과 관련하여 설명된다.
도 4는 역양자화기(26) 내에서 제 1 픽셀 디코더(38), 디멀티플렉서(34) 및 역양자화기 프로세서(36)의 배열을 도시한다. 디멀티플렉서(34)는 프레임 메모리(14)로부터의 데이터를 제 1 픽셀 디코더(38) 및 역양자화기 프로세서(36)로 전달한다. 제 1 픽셀 디코더(38)는 디멀티플렉서(34)로부터 엔코드된 제 1 픽셀 값을 수신하고, 역양자화기 프로세서(36)로부터 최소 블록 픽셀 값을 수신한다. 제 1 픽셀 디코더(38)는 제 1 픽셀을, MPEG 디코드된 신호로부터 입력단(10)(도 1)에 제공된 것과 같은 양자화된 값으로 디코드한다. 재구성된 제 1 픽셀은, 역양자화기 프로세서(36)로부터의 픽셀 블록의 다른 재구성된 픽셀과 함께 데이터 버스 상의 사용 회로에 전달된다.
역양자화기 프로세서(36)는 제 2 예측기(24)(도 1)로부터 예측 데이터를 수신하고, 디멀티플렉서(34)로부터 다른 양자화된 픽셀 값을 수신한다. 역양자화기 프로세서(36)는 입력단(10)(도 1)에 제공된 원래의 픽셀 당 비트 크기에 부합하도록 나머지 픽셀 블록을 재구성하고, 재구성된 값을 출력한다. 로컬 마이크로컨트롤러로부터의 타이밍 제어는, 제 1 픽셀 디코더(38)로부터의 디코드된 기준 픽셀과 역양자화기 프로세서(36)로부터의 재구성된 픽셀 데이터로 하여금 디스플레이 프로세서에 의해 요구되는 바와 같은 적절한 시간에 데이터 버스 상에서 출현하도록 한다. 이러한 점은 도 6에 보여질 것이다.
임의의 DPCM 예측 회로망 내에서, 제 2 예측기(24)와 같은 예측기에 의해 사용된 제 1 데이터 점의 정확도는, 하나의 데이터 블록에 대하여 예측 회로망에 의해 실질적으로 생성되는 모든 데이터의 정확도에 결정적이다. 상기 블록 내의 각 데이터 점은 예측 회로망에 의해 선행 데이터 점에 기초하여 형성된다. 역양자화된 데이터는 선행 데이터 점과 현재의 데이터 점 사이의 차이값을 나타낸다. 재구성 도중에, 이러한 차이값은 현재 데이터 점을 얻기 위하여 선행 재구성 데이터 점에 더해진다. 그러므로, 제 1 데이터 점 내에서 야기되는 임의의 에러는 동일한 블록 내에서 후속하는 데이터 점들에 대한 예측 에러로서 전달될 것이다.
도 5는 제 1 픽셀 디코딩 처리의 흐름도이다. 단계(35)에서, 제 1 픽셀 디코더(38)는 다음의 수학식 6에 따른 디코딩 동작을 수행한다.
Figure 111999005314115-pct00006
여기에서 RXo는 디코드된 제 1 픽셀 값을 표시한다. QXo와 Qmim는 수학식 1에서와 동일하다.
수학식 6은 수학식 1에 의해 표시된 연산의 역을 나타낸다. 수학식 1은 2로 나누는 연산이고, 수학식 6은 2로 곱하는 연산이다. 제 1 픽셀 디코더(38)는 디코딩 도중에 엔코드된 제 1 픽셀을 2로 곱하기 때문에, 재구성된 제 1 픽셀 값의 최대 에러는 수치적으로 제 1 픽셀의 원래 값보다 1만큼 적다. 이러한 것은 Xo-Qmin이 홀수일 때만 발생하는데, 왜냐하면 제 1 픽셀 엔코더(30)는 엔코딩 처리 도중에 픽셀 값의 정수 부분만을 유지하기 때문이다. Xo-Qmin이 짝수라면, 디코드된 제 1 픽셀 값은 원래의 제 1 픽셀 값과 동일하다.
제 1 픽셀 디코더(38)가 단계(35)에서 디코드된 제 1 픽셀 값(RXo)을 게산한 후, RXo는 단계(37)에서 디스플레이 프로세서에 의해 요구되는 픽셀 워드 크기를 얻기 위하여 선행 0(leading zeros)으로 채워진다. 일반적으로, 픽셀 워드 크기는 8비트이다. 단계(37)에 있어서, 제 1 픽셀 디코더(38)는, RXo가 8비트 워드가 될 때까지 RXo의 최상위 비트의 왼쪽에 0을 더한다. 이러한 동작 도중에 더해진 모든 비트는, 값에 에러를 야기하지 않도록, 영(0)이다. 재구성된 제 1 픽셀 값(RXo)은 디스플레이 프로세서에 출력된다.
압축기(12)와 제 2 압축 해제기(16)는 역동작(inverse operation)을 수행하므로, 시스템 구조와 구성은 단순해진다. 또한 단계(31)에서의 엔코더(30)와 단계(35)에서의 제 1 픽셀 디코더(38)는, 공지된 비트 이동(bit shifting) 기술을 사용하는 단순한 비트 이동에 의해 구현될 수 있는 역동작을 사용한다.
도 1을 다시 참조하면, 프레임 메모리(14)는 엔코드된 제 1 픽셀 값이 픽셀 재구성 및 디스플레이를 위해 더 이상 필요하지 않을 때까지 엔코드된 제 1 픽셀 값을 저장한다. 엔코드된 제 1 픽셀이 프레임 메모리(14)에 잔류하는 동안, 상기 엔코드된 제 1 픽셀은 제 2 압축 해제기(16)를 경유하여 후속하는 디스플레이 프로세서에 의해 억세스되어 디코드될 수 있다. 압축기(12) 및 제 2 압축 해제기(16)는 하나의 공통 집적 회로로서 구성될 수 있다. 프레임 메모리(14)는 상기 집적 회로 외부에 존재함으로써, 특정 시스템의 신호 처리 요건을 수용하기 위하여 요구되는 것에 따라 프레임 메모리(14)의 크기가 선택될 수 있도록 하는 것이 유리하다. 이것은, 예컨대 MPEG 디코더에 대해 적은 메모리를 요구하는 감소된 해상도의 디스플레이를 사용하는 감소된 원가의 가전 텔레비전 수신기의 경우, 제조 원가 절감을 가져온다.
도 6은 앞서 논의한 바와 같은 본 발명에 따른 장치를 포함하는 텔레비전 수신기에서 실질적인 디지털 신호 처리 시스템 부분을 도시한다. 도 6의 디지털 텔레비전 시스템은 지나치게 상세하여 도면에 부담을 주지 않도록 단순화되었다. 예컨대, 도시되지 않은 것은 여러 구성요소들과 연관된 FIFO 입력 및 출력 버퍼, 판독/기록 제어 장치, 클록 생성 회로망 및 확장 데이터 출력형(EDO) 또는 동기형(SDRAM)으로 구성될 수 있는 외부 메모리에 인터페이스하기 위한 제어 신호이다.
도 1 및 도 6에서 공통 요소는 동일한 참조번호를 갖는다. 보상기(70)를 제외한, 신호 프로세서(72) 내의 요소는 SGS-톰슨 마이크로일렉트로닉스사로부터 상업적으로 취득 가능한 STi 3500A MPEG-2/CCIR 600 비디오 디코더 집적 회로의 구성 요소와 대응한다. 움직임 보상 유닛(70)은 동일한 제조사로부터 취득 가능한 STi 3220 동작 추정기 프로세서 집적 회로를 사용할 수 있다.
간략히 말하면, 도 6의 시스템은 마이크로프로세서(40)와, 내부 제어 버스(46)에 접속된 버스 인터페이스 유닛(42) 및 제어기(44)를 포함한다. 본 예에서, 마이크로프로세서(40)는 MPEG 디코더(72)를 포함하는 집적 회로 외부에 위치한다. 192 비트 폭의 내부 메모리 버스(48)는 압축기(12), 유사한 압축 해제기(16 및 50) 및 외부 프레임 메모리(14)에의/부터의 데이터를 위한 통로이다. 유닛(12, 16 및 50)은 인에이블 제어 신호와 함께, 제어기(44)를 통해 마이크로프로세서(40)로부터 압축 및 압축 해제 계수 제어 신호를 수신한다. 마이크로프로세서(40)는 또한 프레임 메모리(14)를 MPEG 디코딩 및 디스플레이 처리를 위해 프레임 저장, 버퍼, 및 온-스크린 디스플레이 비트맵 부분으로 분할한다(patitions). 추가로 포함된 것은, 요구 입력을 수신하고 승인 출력과 함께 어드레스 출력, 판독 인에이블 및 기록 인에이블 출력을 제공하는 로컬 메모리 제어 유닛(52)이다. 메모리 제어 유닛(52)은 프레임 메모리(14)를 제어하기 위한 실시간 어드레스 및 제어 신호를 생성한다. 메모리 제어 유닛(52)은 로컬 클록 생성기(미도시)로부터의 입력 클록 신호(Clock In)에 따라 출력 클록 신호(Clock In 및 Clock Out)를 제공한다. 마이크로프로세서(40)는 프레임 메모리(14)를 비트 버퍼, MPEG 디코딩을 위한 비디오 프레임 저장부 및 프레임 저장 버퍼, 및 디스플레이 처리 및 온-스크린 디스플레이 맵으로 분할한다.
디스플레이 프로세서(54)는, 압축 해제된 영상 포맷을 영상 재생 디스플레이 장치(56)를 통해 디스플레이하기 위한 소정의 공통 포맷으로 변환하기 위해 요구 되는 수평 및 수직 재-샘플링 필터를 포함한다. 예컨대, 시스템은 525 라인의 비월주사, 1125 라인의 비월주사 또는 720 라인의 순차주사와 같은 포맷에 대응하는 영상 시퀀스를 수신하고 디코드할 수 있다. 텔레비전 수신기는 모든 수신기 포맷들에 대하여 하나의 공통 디스플레이 포맷을 사용할 수도 있을 것이다.
외부 인터페이스 회로망(58)는, MPEG 디코더에 의한 처리를 위한 입력 압축 비디오 데이터에 덧붙여, MPEG 디코더 및 외부 마이크로프로세서(40) 사이에서 제어 및 구성 정보를 전달한다. MPEG 디코더 시스템은 마이크로프로세서(40)를 위한 코프로세서용 프로세서와 유사한데, 예컨대 마이크로프로세서(40)는 디코드될 각 프레임에 대해 MPEG 디코더에 디코드 명령을 내린다. 디코더는 관련 헤더 정보의 위치를 알아내고, 그 헤더 정보는 차례로 마이크로프로세서(40)에 의해 판독된다. 이러한 정보에 대해 마이크로프로세서(40)는 예컨대 프레임 형태, 양자화 매트릭스 등에 대해 디코더를 구성하기 위한 데이터를 출력하고, 이후 디코더는 적절한 디코드 명령을 발한다. 상술한 SGS-톰슨의 STi 3500A 및 3220 집적 회로 장치에 대한 기술 규격 자료는 MPEG 디코더에 있어 이러한 동작방식에 관련되는 부가적인 정보를 제공한다.
마이크로프로세서(40)는 수신기 제조자에 의해 프로그램되는 모드 제어 데이터를, 멀티플렉서(32)(도 2) 및 디멀티플렉서(34)(도 4)의 동작을 제어하기 위하여, 그리고 유닛(12, 16 및 50)을 위한 압축/압축 해제 계수를 요구되는 바와 같이 설정하기 위하여 메모리 제어기(52)에 전달한다. 개시된 시스템은, 예컨대 지상파 방송, 케이블 및 위성 전송 시스템과 관련될 수 있도록, 다양한 디지털 데이터 처리 구조의 개념에서 MPEG 규격의 모든 프로파일 및 모든 레벨과 함께 사용될 수 있다.
도 6은 또한, 입력 고해상도 비디오 신호를 처리하기 위한 텔레비전 수신기에서 볼 수 있는 디지털 비디오 신호 프로세서(72)의 한 부분을 도시한다. 신호 프로세서(72)는 프레임 메모리(14)와 함께 블록(60, 62, 64, 66, 68 및 70)에 의해 구성되는 종래의 MPEG 디코더를 포함한다. Ang 등에 의한 "비디오 압축은 큰 이득을 생성"(IEEE Spectrum, 1991.10)은 MPEG 엔코더 및 디코더의 동작 예를 기술한다.
신호 프로세서(72)는, 처리 입력 프로세서(미도시) 예컨대 입력 신호 복조 이후에 데이터 패킷을 분리시키는 트랜스포트 디코더로부터, MPEG 코드화된 데이터의 제어된 데이터 스트림을 수신한다. 본 예에 있어서, 수신된 입력 데이터 스트림은, 미국 고 해상도 지상파 텔레비전 방송 시스템을 위한 그랜드 앨리언스(Grand Alliance) 규격에서 지정하는 고 해상도 영상물(1920×1088 픽셀)을 나타낸다. 입력 데이터 스트림은 8×8 픽셀을 나타내는 데이터 블록의 형태로 존재한다. 데이터 블록은 압축되고 코드화된 인트라프레임 및 인터프레임 정보를 나타낸다. 인트라프레임 정보는 I-프레임의 앵커 프레임(anchor frames)을 포함한다. 일반적으로, 인터프레임 정보는, 인접하는 화상 프레임 사이의 영상 차이를 나타내는, 예측 움직임 코드화된 잉여값(residual) 정보를 포함한다. 인터프레임 움직임 코딩은, 현재 처리되고 있는 블록과 이전에 재구성된 영상의 블록 사이의 옵셋을 나타내는 움직임 벡터의 생성을 포함한다. 현재 및 이전 블록 사이의 최적 부합을 나타내는 움직임 벡터가 코드화되어 송신된다. 또한 각 움직임 보상된 8×8 블록과 이전 재구성 블록 사이의 차이(잉여값)는 송신되기 이전에, 이산-코사인-변환(Discrete Cosine Transform : DCT)되고, 양자화되며 가변 길이 코드화(variable length coded : VLC)된다. 상술한 Ang 등에 의한 문헌을 포함하는 여러 출판물은 움직임 보상 코딩 처리를 더욱 상세하게 기술한다.
버퍼(60)는 압축된 픽셀 데이터 블록의 입력신호를 받아들이고 그후 상기 입력신호는 VLD(62)에 의해 가변 길이 디코드된다. 버퍼(60)는 주 레벨, 주 프로파일 MPEG 데이터 스트림의 경우, 1.75 Mbit의 저장 용량을 나타낸다. 역양자화기(64) 및 역DCT(66)는 VLD(62)로부터의 디코드된 압축 데이터를 압축 해제시키고, 이러한 VLD(62), 역양자화기(64) 및 역DCT(66)를 합쳐 제 1 압축해제기라고도 부른다. 역DCT(66)로부터의 출력 데이터는 가산기(68)의 한 입력단에 입력된다.
버퍼(60)로부터의 신호는 평탄한 데이터 흐름을 보장하기 위하여 역양자화기(64)의 양자화 단계 크기를 제어한다. VLD(62)는 이후에 논의되는 바와 같이 디코드된 움직임 벡터를 움직임 보상 유닛(70)에 제공한다. VLD(62)는 또한 인터/인트라 프레임 모드 선택 제어 신호(단순화를 위해 미도시)를 생성한다. 제 1 압축 해제기(62, 64 및 66)에 의해 수행된 동작은 송신기에 위치한 엔코더에 의한 대응 동작의 역동작이다.
이산 코사인 변환(DCT)(66)으로부터의 잉여값 영상 데이터를 움직임 보상 유닛(70)의 출력단으로부터 제공된 예측 영상 데이터와 합산함으로써, 가산기(68)는 비디오 프레임 메모리(14)의 내용에 기초하여 재구성된 픽셀을 제공한다. 신호 프로세서(72)가 픽셀 블록의 전체 프레임을 처리하였을 때, 프레임 메모리(14)는 재구성된 최종 영상을 저장한다. 인터프레임 모드에 있어서, VLD(62)로부터 얻어진 움직임 벡터는 움직임 보상 유닛(70)으로부터 예측 블록의 위치를 제공한다.
가산기(68), 프레임 메모리(14) 및 움직임 보상 유닛(70)을 포함하는 영상 재구성 처리는 프레임 메모리(14) 내에 데이터의 저장에 선행하는 압축기(12)의 사용 때문에 유리하게 상당히 감소된 메모리 요건을 나타낸다. 프레임 메모리(14)의 크기는, 예컨대 50%의 압축 계수가 사용될 때, 50%까지 감소될 수 있다. 제 3 압축 해제기(50)는 압축기(12)의 반대 기능을 수행하고, 상술한 제 2 압축 해제기(16)와 유사하다. 압축기(12)와 압축 해제기(16 및 50)는 이전에 논의되고 도 1, 도 2, 도 4 및 도 5에 도시된 바와 같이 본 발명의 원리에 따라 구성된다.
상술한 바와 같이, 본 발명은 디지털 비디오 프로세서 등에 이용할 수 있는 것으로서, 영상 표시 화소(픽셀 또는 펠)를 블록 기반 영상 프로세서 내에서 엔코딩하고 디코딩하기 위한 시스템 등에 이용할 수 있다.

Claims (18)

  1. 압축된 영상을 나타내는 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템으로서, 상기 각 픽셀이 복수의 비트를 포함하는 상기 시스템은,
    압축 해제된 데이터를 생성하기 위하여 상기 픽셀 블록을 압축 해제하기 위한 제 1 압축 해제기(62-66)와;
    소정의 기준 픽셀을 포함하는 상기 압축 해제된 데이터를 소정의 픽셀 블록 파라메터의 함수로서 재압축된 데이터로 재압축하기 위해 제공되는 압축기(12)와;
    상기 재압축된 데이터를 저장하기 위해 제공되는 프레임 메모리(14)를 포함하며, 상기 픽셀 데이터 블록에서의 상기 기준 픽셀은 상기 프레임 메모리(14)에 저장될 상기 기준 픽셀의 픽셀 비트의 개수를 감소시킴으로써, 상기 픽셀 데이터 블록의 상기 프레임 메모리(14)에서의 저장 필요량을 최소화하기 위해 상기 압축기(12)에 의해 먼저 양자화되는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  2. 제 1항에 있어서,
    상기 기준 픽셀은 후속적으로 재구성되는 픽셀에 대한 기준이고; 또한 상기 시스템은 상기 픽셀 블록의 다른 픽셀의 예측 처리를 용이하게 하기 위하여 상기 기준 픽셀에 응답하는 제 1 예측기(18)를 더 포함하는,
    압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  3. 제 1항에 있어서,
    상기 블록 파라메터는, 다음의 파라메터 즉, 최소 픽셀 값, 최대 픽셀 값, 기준 픽셀 값, 픽셀 값의 범위, 평균 블록 픽셀 값, 및 중간 블록 픽셀 값 중 적어도 하나로부터 선택되는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  4. 제 3항에 있어서,
    상기 블록 파라메터는 최소 픽셀 값인, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 메모리로부터의 재압축된 데이터를 상기 블록 파라메터의 함수로서 압축 해제하기 위한 제 2 압축 해제기(16); 및
    상기 제 2 압축 해제기(16)에 의해 압축 해제된 데이터를 처리하기 위한 디스플레이 프로세서(54)를 더 포함하는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  6. 제 5항에 있어서,
    상기 압축기(12)와 상기 제 2 압축 해제기(16)는 상호 역동작 특성을 나타내는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  7. 제 5항에 있어서,
    상기 재압축된 데이터를 압축 해제하기 위한 제 3 압축 해제기(50); 및
    상기 제 3 압축 해제기로부터의 압축 해제된 데이터에 응답하여 움직임 보상된 데이터를 제공하기 위한 움직임 보상 유닛(70)을
    더 포함하는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  8. 제 1항에 있어서, 상기 시스템은 하나의 영상 프레임을 구성하는 MPEG 압축된 픽셀 블록들을 포함하는 영상 정보의 데이터 스트림을 처리하기 위한 시스템으로서, 상기 픽셀 블록 각각은 하나의 블록 파라메터를 가지며, 여기서:
    가변 길이 디코더(62), 역 양자화기(64), 및 역 이산 코사인 변환(DCT)(66)을 포함하는 상기 제 1 압축 해제기는 상기 MPEG 데이터 스트림을 압축 해제된 픽셀 블록 데이터로 압축 해제시키고;
    상기 메모리는 프레임 메모리이며;
    또한 상기 시스템은, 상기 데이터 블록의 다른 픽셀의 예측 처리를 용이하게 하기 위하여 상기 소정의 기준 픽셀에 응답하는 제 1 예측기(18)를 더 포함하는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  9. 제 8항에 있어서, 상기 압축기(12)는,
    상기 기준 픽셀을 처리하기 위한 제 1 픽셀 엔코더(30); 및
    상기 픽셀 블록의 다른 픽셀을 처리하기 위한 양자화기 프로세서(28)를
    더 포함하는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  10. 제 8항에 있어서,
    상기 프레임 메모리(14)로부터의 재압축된 데이터를 상기 블록 파라메터의 함수로서 압축 해제하기 위한 제 2 압축 해제기(16); 및
    상기 제 2 압축 해제기(16)에 의해 압축 해제된 데이터를 처리하기 위한 디스플레이 프로세서(54)를
    더 포함하는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  11. 제 10항에 있어서,
    상기 제 2 압축 해제기(16)는 데이터 블록의 기준 픽셀을 상기 블록 파라메터의 함수로서 압축 해제하고; 또한 상기 시스템은,
    압축 해제 도중에 상기 데이터 블록의 다른 픽셀의 예측 처리를 용이하게 하기 위하여 상기 기준 픽셀에 응답하는 제 2 예측기(24)를 더 포함하는,
    압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  12. 제 11항에 있어서, 상기 제 2 압축 해제기(16)는,
    상기 기준 픽셀을 처리하기 위한 제 1 픽셀 디코더(38); 및
    상기 픽셀 블록의 다른 픽셀을 처리하기 위한 역양자화기 프로세서(36)를
    더 포함하는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  13. 제 10항에 있어서,
    상기 압축기(12)와 상기 제 2 압축 해제기(16)는 상호 역동작 특성을 나타내는,
    압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  14. 제 8항에 있어서,
    상기 블록 파라메터는 최소 픽셀 값인,
    압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  15. 제 9항에 있어서,
    상기 블록 파라메터는, 최소 픽셀 값, 최대 픽셀 값, 기준 픽셀 값, 픽셀 값의 범위, 평균 블록 픽셀 값, 및 중간 블록 픽셀 값을 포함하는 파라메터 중 적어도 하나로부터 선택되는,
    압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
  16. 제 10항에 있어서,
    상기 재압축된 데이터를 압축 해제하기 위한 제 3 압축 해제기(50); 및
    상기 제 3 압축 해제로부터의 압축 해제된 데이터에 따라 움직임 보상된 데이터를 제공하기 위한 움직임 보상 유닛(70)을
    더 포함하는, 압축된 영상 표시 픽셀 데이터 블록의 데이터 스트림을 처리하는 시스템.
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