KR100558803B1 - 느린 광 캐리어를 저지하거나 제거하기 위한 배리어층을 갖는 고속 광다이오드 및 상기 광다이오드를 형성하기 위한 방법 - Google Patents

느린 광 캐리어를 저지하거나 제거하기 위한 배리어층을 갖는 고속 광다이오드 및 상기 광다이오드를 형성하기 위한 방법 Download PDF

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Abstract

본 발명의 구조체(및 구조체를 형성하는 방법)는 광검출기, 광검출기 아래쪽에 형성된 기판 및 기판 위쪽에 형성된 배리어층을 포함한다. 매립 배리어층(buried barrier layer)은 표류 필드(drift field)가 낮은 영역에서 광 생성된 느린 캐리어를 저지하거나 제거하기 위해, 단일 또는 이중 p-n 접합 또는 버블층(bubble layer)을 포함한다.
광검출기, 캐리어, 배리어층

Description

느린 광 캐리어를 저지하거나 제거하기 위한 배리어층을 갖는 고속 광다이오드 및 상기 광다이오드를 형성하기 위한 방법{HIGH SPEED PHOTODIODE WITH A BARRIER LAYER FOR BLOCKING OR ELIMINATING SLOW PHOTONIC CARRIERS AND METHOD FOR FORMING SAME}
본 발명은 첨부된 도면을 참조하여 비제한적인 실시예에 대하여 자세히 설명하고 있다.
도 1은 기판(100A)에서, 매립 배리어층(105; buried barrier layer)을 갖는 일반 광다이오드의 단면도.
도 2는 매립 배리어층을 갖는 수평(lateral) 광다이오드(200)의 평면도.
도 3은 매립 단일 p-n 접합을 갖는 LTD 광다이오드의 단면도.
도 4는 매립 단일 p-n 접합을 갖는 수평 PIN 광다이오드(400)의 단면도.
도 5는 매립 단일 p-n 접합을 갖는 MSM 광다이오드(500)의 단면도.
도 6은 매립 이중 p-n 접합을 갖는 LTD 광다이오드(600)의 단면도.
도 7은 매립 이중 p-n 접합을 갖는 PIN 광다이오드(700)의 단면도.
도 8은 매립 이중 p-n 접합을 갖는 MSM 광다이오드(800)의 단면도.
도 9는 매립 버블층(950)을 갖는 LTD 광다이오드(900)의 단면도.
도 10은 매립 버블층(1050)을 갖는 PIN 광다이오드(1000)의 단면도.
도 11은 매립 버블층(1150)을 갖는 MSM 광다이오드(1100)의 단면도.
도 12 내지 14는 매립 p-n 접합을 갖는 Si LTD에 대한 시뮬레이션 결과를 도시하는 도면으로서,
도 12는 매립 접합을 가지는 Si LTDs 및 매립 접합을 갖지 않는 Si LTDs의 시뮬레이팅된 주파수 응답을 도시하는 도면.
도 13은 매립 p-n 접합 및 핑거의 하부 사이의 거리 H의 함수로서, -5.0V에서의 총 대역폭 및 시뮬레이팅된 통과시간 제한(transit time limited) 대역폭을 도시하는 도면.
도 14는 H=1.5㎛(좌측 그래프, 펀치-스루를 보임) 및 H=3.5㎛(우측 그래프, 펀치-스루를 보이지 않음)에 대한 -5.0V에서의 캐리어 순농도(net concentration)의 시뮬레이팅된 2D 윤곽도.
도 15A-15D는 다른 주입 조건 및 어닐링(annealing)에 의하여 형성된 버블층의 단면 TEM 사진(TEM; transmission electron micrograph).
도 16(a) 내지 17은 매립 버블층을 갖는 Si LTDs의 시뮬레이션 결과를 나타내는 도면으로서,
도 16(a) 내지 16(c)은 버블층의 다른 특성에 대한 시뮬레이팅된 주파수를 도시하는 도면;
도 17은 매립 버블층을 갖는 Si LTDs의 시뮬레이팅된 암전류(dark current)를 도시하는 도면.
도 18은 각각의 광검출기(1820) 아래에 로컬화된 섬(island)을 형성하는, 불 연속적 배리어층을 갖는 웨이퍼(1800)의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
120 : 양극
121 : 음극
310 : 깊은 트렌치
550 : N형 흡수 영역
620 : P형 흡수 영역
본 발명은 적어도 부분적으로는 NIST(National Institute of Standards and Technology) 계약 70NANB8H4018호 하에서 자금을 제공받았고, 미국 정부는 향후 허여되는 임의의 특허에 대해 적어도 일부의 권리를 갖는다.
본 출원은 Y.H. 쿼크(Kwark) 등이 발명하여 2000년 10월 3일 "Silicon on insulator trench photodiode structure for improved speed and differential isolation"라는 제목으로 출원되어(IBM Docket NO. YOR920000052US) 공동 양도된 미국 특허 출원 09/678,315호와 관련되며, 상기 출원은 그 전체가 여기에 참조에 의해 삽입된다.
본 발명은 반도체 장치에 관한 것이고, 특히, 전기장이 낮은 영역에서 광 생성된 느린 캐리어를 저지하거나 제거하기 위해 매립층(buried layer)을 형성하는 방법 및 광다이오드에 관한 것이다.
실리콘 내에서 850nm광의 흡수 길이는 15-20㎛이고, 이것은 이 파장에서의 GaAs와 같은 전형적인 Ⅲ-Ⅴ 족 반도체의 흡수 길이인 1-2㎛보다 훨씬 길다.
따라서, 고속 실리콘 광검출기는 종종 수직 구조보다는 수평 구조(lateral structure)로 설계되는데, 이는 반도체 공정이 박막 구조(<<1 micron)에 대하여 최적화되어 있기 때문에 광 캐리어 통과 시간(transit time)을 흡수 길이로부터 분리(decouple)할 필요가 있고 또한 큰 규모의 수직 구조를 제조하여야 하는 복잡성을 최소화하기 위한 것이다.
이 수평 구조는 일반적으로 다음 중 하나의 형태를 취한다 : (1) 확산되거나 주입된 핑거(diffused or implanted finger)들을 갖는 PIN 검출기; 또는 (2) 금속-반도체-금속(MSM) 검출기. 이러한 수평 구조에서, 전기장은 반도체의 표면에서 비교적 높고, 깊어질수록 감소한다. 반도체의 표면 아래에 비교적 깊은 곳에서 생성되는 광 캐리어는 약한 전기장을 느끼며 콘택트(contact)로 천천히 표류(drift)하면서 상승한다. 이 "느린 캐리어"는 주파수 응답에서 저 주파수 테일(low frequency tail)을 생성하는데 이는 실리콘에서 장치의 총 대역폭을 약 1GHz 보다 낮도록 제한한다.
실리콘을 사용하는 광검출기에서는 흡수 길이가 큰 편이기[예를 들어 흡수 길이는 표면아래 20㎛까지 연장될 수 있다(또는 파장에 훨씬 더 의존한다)]때문에, 만약 흡수가 너무 깊은 곳에서 일어나는 경우, "느린 캐리어"가 검출기의 콘택트 영역(예를 들어, 양극 및 음극)에 도달할 것이다. 문제는, 반도체에서 깊은 곳에 유도된 전기장이 양극 및 음극에서의 표면에 가까운 부분에서의 전기장만큼 강하지 않다는 데에서 발생한다.
따라서, 캐리어는 천천히 양극 및 음극으로 표류하면서 상승할 것이다. 이상적인 광검출기에서, 빛의 매우 짧은 펄스가 검출기를 활성화할 때, 빛의 매우 짧은 펄스가 검출기에서 전자의 매우 짧은 펄스를 유발시키므로, 동일한 것(예를 들어, 형태 등)이 광검출기가 생성하는 전류에 반영될 수 있다.
그러나, 만약 캐리어가 긴 시간에 걸쳐 수집된다면, 짧은 전류 펄스 대신에, 깊은(느린) 캐리어를 수집하는데 많은 시간이 걸리므로, 빠르게 증가하였다가 느리게 감소하는 전류(예를 들어, 긴 "테일")를 얻게 될 것이다. 이것은 "긴 테일"이 (특히 광섬유를 통하여) 정보 등을 전송하는데 받아들여질 수 없다는 문제점을 야기하게 된다. 특히, 각 펄스는 하나의 비트를 전송하기 위하여 사용될 수 있으므로, 비트들은 시간 축 상에서 각각으로부터 떨어져서 배치되어야만 한다. 그렇지 않고 만약 긴 테일이 존재한다면, 한 비트와 다른 비트를 구분하는 것이 어려울 것이다. 이것은 이 광검출기가 사용될 수 있는 비트 레이트(rate)를 제한한다.
상기 효과는 J. 크로우(Crow) 등이 발명한 "Lateral trench optical detector"라는 제목의 미국 특허 6,177,289호, 및 M. 양(Yang) 등이 발명한 "Methods for forming lateral trench optical detectors"라는 제목의 미국 특허 6,451,702호에 개시된 것과 같이, 수평 트렌치 검출기(LTD; lateral trench detector) 구조를 사용함으로써 어느정도 최소화될 수 있다. 그러나 깊은 트렌치 아래에서 생성된 캐리어는, 59번째 DRC 회보(2001)의 153페이지에 게재된 M. 양(Yang)의 논문에 기재된 것처럼, 대역폭을 제한한다.
표면 근처에서 흡수의 대부분이 일어나는 GaAs MSM 검출기 조차도 프린징 전기장(fringing eletric field)에 따라 약 2-3GHz로 제한되는 대역폭을 갖는다. 결국, 현재 산업에서 사용되는 광검출기의 대다수는 수직 PIN 구조를 사용하여 10GHz 대역폭 동작을 달성한다.
본 발명의 목적은 검출기의 다른 특성을 저하하지 않고 느린 캐리어를 저지하는 것이다. Y. H. Kwark 등이 발명하여 공동 양도되어 계속 중인, "Silicon-on-insulatortrench(SOI) photodiode structure for improved speed and differential isolation"라는 제목의 미국 특허 출원 09/678,315호(IBM Docket NO. YOR920000052US1), 응용 물리 학회지 69(1996)의 16-18페이지의 J. Y. L 호 등의 논문, 및 민 양 등의 IEDM 논문 24-1(2001)에 설명된 것처럼, SOI 구조로 캐리어를 저지하는 것이 하나의 해결책이다. 민 양 등의 2001 IEDM 논문 24-1에 기재된 것처럼, SOI를 사용함으로써 3.3 V에서 약 2.0 GHz의 대역폭 및, 51%의 최대 양자 효율을 달성한 것으로 보고되었다.
그러나, 만약 SOI 층이 존재한다면, 흡수를 수행하는 실리콘층 아래에 매우 다른 물질이 제공된다. 흡수되지 않은 일부 빛이 배리어층에 도달하고 검출기로 다시 반사될 것이다. 이것이 반드시 불리한 것은 아니지만, 만약 표면이 매우 평평하다면(예를 들어, 매립 산화물이 극히 평평하다면), 표면은 반사경으로 작용하여, 결과적으로 그 구조의 반사율은 파장에 크게 의존하게 된다. 따라서 상기 구조는 3개 층(예를 들어, 상부층, 실리콘층, 및 매립 산화물층)에 의하여 형성된 공진 공동으로 작동한다.
따라서, 하부 실리콘/산화물 경계에서의 반사는 양자 효율이 입사광 파장의 강한 함수가 되는 공동 구조를 생성한다. 이 효과는 또한 "에탈론 효과(etalon effect)"라고 불리우기도 한다. SOI 막은 충분히 광을 흡수하기 위하여 적어도 8㎛ 두께를 가져야 하면서도, 그 두께는 최소한의 반사를 달성하기 위해 반드시 0.75%보다 좋은 정밀도로 제어되어야 한다. 이러한 엄격한 제어는 단일 웨이퍼에 걸쳐 그리고 웨이퍼 간에서 달성하기 어렵다.
특히, 공진이라는 특성상 전송시 최소값들(minima)이 발생한다. 최소값들 각각은 검출기에 거의 어떤 빛도 흡수되지 않는다는 것을 나타낸다. 최소값은 가능한한 회피되어야만 하지만, 광검출기 구조 층이 두꺼운 경우 최소값은 매우 근접하게 위치되므로 이것은 달성하기 어렵다. 반면에, 층을 얇게 만들면 흡수 부피가 크지 않아, 양자 효율이 열화 된다(예를 들어, 전자로 변환된 광자의 양이 매우 적다).
또한, SOI의 사용은 다른 불리한 점이 있다. 예를 들어, SOI 웨이퍼의 가격은 현재 벌크 실리콘의 약 다섯 배이다.
또한, SIMOX 또는 본딩과 같은 SOI 웨이퍼 제조 기술은, 약 1㎛ 보다 얇은 SOI 두께를 가지는 얇은 SOI 웨이퍼를 제작하는데 적합하다. 따라서, 두꺼운 SOI 웨이퍼를 제조하기 위해서는, SOI 막을 약 8㎛까지 두껍게 하기 위해 실리콘 에피 택시(epitaxy)의 추가적 단계를 필요로 한다.
또 다른 종래 기술에서, 바수스(Bassous) 등이 발명한 "High speed silicon-based lateral junction photodetectors having recessed electrodes and thick oxide to reduce fringing fields"라는 제목의 미국 특허 5,525,828호에 기재된 바와 같이, 전기장의 영향이 미치지 않는 반도체 내의 깊은 곳에서 광 생성된 캐리어로 인한 문제점이 다루어지고 있다.
특히, 미국 특허 5,525,828호는 광 생성된 캐리어가 전극에 의해 수집되는 것을 제한하기 위하여, 경계면 아래의 소정의 거리에 배리어층을 형성하려는 시도를 하였다.
그러나, 느린 캐리어에 대한 배리어로서, 미국 특허 5,525,828호는 고농도로 도핑된 층을 제시한다. 고농도로 도핑된 층은 소수 캐리어들이 짧은 수명을 가지도록 하며, 고농도로 도핑된 층 아래에서 형성된 느린 캐리어에 대한 재조합 기회를 증가시킨다.
또한, 이러한 고농도로 도핑된 층은 도펀트 확산 문제(dopant diffusion problem) 때문에 제작하기 어렵다. 사실, 고농도로 도핑된 층이 캐리어 수명을 감소시킨다는 것은 개시되어 있지만, 캐리어를 저지하기 위하여 포텐셜 배리어를 형성하는 것에 대하여는 아무것도 개시되어 있지 않다. 저농도로 도핑된 P-N 접합은 고농도로 도핑된 층에서 일반적으로 발생하는 상호 캐패시턴스 및 도펀트 분산 문제를 피할 수 있다.
상술한 문제점 및 다른 문제점, 결점 및 종래 기술의 불이익의 관점에서 볼 때, 본 발명의 주요 목적은 느린 캐리어를 거의 갖지 않고(바람직하게는 전혀 갖지 않음) 기본적으로 에탈론 효과가 없는 고속 광다이오드를 제공하는 것이다.
본 발명은 느린 캐리어를 저지하거나 제거하기 위하여 매립 배리어가 광검출기와 조합되는 방법을 제공한다. 매립 배리어층은 에탈론을 형성하지 않고, 분산 미러(diffusive mirror)의 기능을 수행할 수 있다.
여기에 논의된 구조체(및 방법)는, 편의상 실리콘 수평 트렌치 검출기(LTD)의 특정한 경우에 대한 것을 다루고 있다는 것을 유의해야 한다. 당업자에 있어 Si LTD의 특정한 응용예가 특별한 관심의 대상일 수 있지만 본 출원을 전체적으로 이해한 후 당업자에 의하여 명확히 인식되는 것처럼, 상기 구조체(및 방법)는 일반적인 것이고, Ge, SiGe, InP, InGaAs, 및 GaAs 등과 같이 다른 물질과 함께 형성되는 PIN, MSM과 같은 다른 광다이오드 구조에 적용 가능하다.
본 발명에서, 배리어층에 대한 다수(예를 들어, 4개)의 실시예가 논의되고 있다. 각 실시예에 대하여 장치의 구조와 조합된 제조 방법이 또한 설명된다.
본 발명의 제1 실시예에서, 광다이오드(Si LTD 같은)는 횡방향으로 교대로 형성된, n+ 및 p+ 핑거, 및 n-타입 기판 위쪽에 설치된(바람직하게는 상부에 설치된) 저농도로 도핑된 p타입의 흡수 영역을 포함하고, 그에 의하여 느린 캐리어를 저지하기 위한 p-n 접합을 형성한다. 상기 구조의 다른 변형예는 p형 기판의 상부에 저농도로 도핑된 n형 흡수 영역을 포함함으로써, 느린 캐리어를 저지하기 위한 p-n 접합을 형성한다.
본 발명의 제2 실시예에서, Si LTD와 같은 광다이오드는 횡방향으로 교대로 형성된 n+ 및 p+ 핑거를 포함하고, 저농도로 도핑된 흡수 영역은 기판내에 설치된다(예를 들어, 내장되는 경우가 있다). 기판을 카운터 도핑 함으로써 배리어층은 광다이오드 아래에 삽입되고(예를 들어, 만약 p형 기판이 사용된다면, 배리어층은 n형 도핑에 의하여 형성된다), 그에 의하여 느린 캐리어를 저지하기 위한 p-n-p(예를 들어, p형 기판을 가정함) 막 스택(film stack)을 형성한다.
본 발명의 제3 실시예에서, Si LTD와 같은 광다이오드는, 저농도로 도핑된 n형 또는 p형 흡수층 내에 횡방향으로 교대로 배치된 n+ 및 p+ 핑거를 포함하며, 기판에 내장된 매립 '버블' 층 위쪽에 형성된다. 버블층은 기판에서 비교적 깊은 곳에서 생성된 느린 캐리어를 저지하고 제거하기 위한 것이다.
본 발명의 제4 실시예에서, p-n 접합 또는 버블층과 같은 매립 배리어층은 광다이오드 아래에 국부적으로 형성된다. 매립층은 바람직하게는 웨이퍼의 선택된 영역들에서만 형성되고, 일반적으로 적어도 소자 영역을 커버하게 된다.
본 발명의 상기한 양태, 특징 및 요소에 의하여, 느린 캐리어를 거의(바람직하게는 없음) 갖지 않고 근본적으로 에탈론 효과를 갖지 않는 고속 광다이오드가 제공될 수 있다.
느린 캐리어에 대한 배리어로서 고농도로 도핑된 층을 형성하는 것에 대비하여, 본 발명은 느린 캐리어를 저지하거나 제거하기 위하여 여러 솔루션을 제공한다. 위에서 간단히 언급하고 아래에 상세히 설명하는 것처럼, 본 발명의 해결 방법은 p-n(또는 p-n-p) 접합 배리어 및 버블층 배리어이다. 이 구조는 상기한 종래 기술에서의 고농도로 도핑된 층과는 완전히 다르다.
사실, p-n 접합 실시예와 관련하여, p-n 접합으로 캐리어의 저지를 달성하는 본 발명의 메카니즘은 캐리어의 수명을 감소시키기 위한 고농도로 도핑된 층과는 완전히 다른 것이다.
더 구체적으로는, 제1 및 제2 실시예에서, 본 발명은 캐리어를 저지하기 위하여 포텐셜 배리어의 형성에 의존한다. 캐리어를 저지하기 위하여 다른 메카니즘이 사용되므로(예를 들어, 저농도로 도핑된 p-n 접합), 고농도로 도핑된 층에서 일반적으로 일어나는 도펀트 확산 및 접지면(ground plane)으로 기능하는 도핑된 막에 의한 멀티 캐패시턴스와 같은 문제점을 회피할 수 있다.
"버블"층 실시예에 관한 이 새로운 구조는 종래 기술에서 어떤 방식으로도 토의되거나 암시된 적이 없다.
더 구체적으로는, 버블층은 구조 및 형태에서 종래 기술의 구조와는 물리적으로 다르다. 또한, 하나의 버블층은 느린 캐리어를 극복하기 위한 두 메카니즘을 채용한다(즉, 재조합 및 저지 효과에 의한 제거).
또한, 버블층은 무질서한 버블특성(bubble nature)으로 인해 분산 미러를 형성하도록 조절될 수 있다. 종래 기술은 분산 반사의 이득에 대하여 완전히 무관심하였으므로 반사로 인한 에탈론 문제로 어려움을 겪었다.
각 실시예에서 배리어층은 약 0.05㎛에서 약 5㎛의 두께를 가질 수 있다.
도 1 내지 18을 보면, 본 발명에 따른 방법 및 구조의 양호한 실시예가 도시되어 있다.
도 1은 실리콘 기판과 같은 기판(100A)을 포함하는 구조(100)를 도시하는데, 기판 위쪽에는 배리어층(105)이 형성된다. 바람직하게는, 배리어층(105)은 기판(100A) 바로 위에 형성된다.
배리어층(105)은 예를 들어 증착에 의하여, 기판(100A) 위쪽에(또는 위에) 구현될 수 있으며 또는 이온 주입에 의하여 기판(100) 내에 구현될 수 있다. 배리어층 위쪽에, PIN, MSM 또는 LTD와 같은 일반 광다이오드 장치(110; generic photodiode device)가 제조된다. 또한 장치와 접촉되는 콘택트(120 및 121; contact)가 도시된다.
광다이오드(110)에 빛이 비추면, 빛의 일부가 전기장이 비교적 약한 광다이오드(110) 아래에서, 예를 들어 기판(100A) 내에서 흡수된다. 배리어층(105)이 없다면, 이 광 캐리어는 천천히 광다이오드 영역(110)으로 표류하고, 이들 광 캐리어들은 광전류의 일부가 된다. 느린 캐리어를 저지 및/또는 제거하기 위하여, 본 발명은 배리어층(105)을 도입한다. 배리어층은 느리게 표류하는 캐리어가 광다이오드 영역(110)에 도달하는 것을 방지하여, 상위 표면 가까이에서(또는 LTD 구조의 트렌치 사이에서) 생성된 비교적 빠른 캐리어만이 콘택트(120 및 121)에서 수집된다.
도 2는 매립 배리어층을 갖는 수평 광다이오드(200)의 평면도이다.
본 발명은 2종류의 배리어 구조를 제공하는데, 소위 매립 p-n 접합 배리어 및 매립 버블층을 제공한다. 배리어를 형성하는 다양한 방법 및, 광다이오드 구조와 그 방법들이 어떻게 효과적으로 조합될 수 있는지를 아래에서 설명한다.
A. 매립 p-n 접합 배리어
도 3은, n형 흡수 영역(320) 및 횡방향으로 배치된 n+(310) 및 p+(311)의 깊은 트렌치를 갖는 광다이오드 구조를 가지며 p형 기판(300A)을 포함하는 구조체(300)를 도시하고 있다.
도 4는 n형 확산되거나 주입된 n+(410) 및 p+(411) 핑거를 사용하는 유사한 구조체(400)를 도시하는데 이 구조체는 흡수 영역(450)을 갖는 광다이오드 구조를 가지며 p형 기판(400A)을 포함한다.
도 5는 금속-반도체-금속(MSM) 광검출기를 채용한 구조체(500)의 구현예를 도시하는데, 상기 구조체는 양극(510)과 음극(511)을 포함하는 쇼트키(schottky) 금속 콘택트 및 n형 흡수 영역(550)을 갖는 광다이오드 구조를 가지며 p형 기판(500A)을 포함한다.
매립 PN 접합 배리어의 목적은 기판[예를 들어, 도 3에 도시된 기판(300A)]내에 생성된 전자 및 홀이 흡수 영역(320)으로 표류해 가는 것을 저지하는 수직 전기장을 형성하는 것이다.
도 12는 매립 접합 LTD가 벌크 p형 기판을 갖는 LTD에 비해 대역폭이 개선됨을 도시하고 있다. 또한, 매립 접합에 의하여 생성된 전기장이 실제로 접합 위쪽에서 생성된 캐리어를 가속할 수 있고, 그럼으로써 SOI 구조와 비교하여 대역폭을 향상시킬 수 있다.
도 13은, 단일 매립 p-n 접합을 갖는 Si LTD에 대하여, -5V에서의 총 대역폭 및 통과 시간 제한 대역폭(transit time limited bandwidth)을 H의 함수로 도시한 다. H는 매립 접합과 깊은 트렌치 핑거의 저부 사이의 거리이다.
이 구조는 SOI 구조에서와 같이 공진 공동(에탈론)을 형성하지 않으므로, 양자 효율은 광학적 파장의 강한 함수가 아니다. 시뮬레이션 및 측정은, 기판과의 콘택트가 없는 경우라도(예를 들어, 플로팅 포텐셜) 상기 장점이 달성된다는 것을 보여준다.
또한, 기판(300A)의 도핑은 작업 수행에 불리한 영향을 주지 않는다. 따라서, 저농도로 도핑된 기판이 사용될 수 있고, 이것은 매립 접합을 형성하기 위하여 에피택시(epitaxy)를 사용할 경우의 오염/자동 도핑 문제를 없애준다.
매립 p-n 접합은 바람직하게는 n+ 및 p+ 핑거 또는 트렌치 저부의 아래쪽에 위치하기 때문에, 매립 p-n 접합의 공핍 영역 및 n+ 및 p+ 핑거(310 및 311)의 공핍 영역 사이에 펀치-스루(punch-through)가 생기지 않는다. 이것은 최적의 전기장 배리어를 보장하고, 매립 접합에 기인한 추가적인 암전류를 발생시키지 않는다. 이 효과는 도 14에 도시되어 있는데, 도 14는 트렌치의 저부와 매립 접합 사이의 거리인 H의 최적값에서 대역폭이 피크를 가짐을 도시한다. H의 서로 다른 두 값에 대한 공핍 영역의 시뮬레이션이 도 14에 도시된다.
도 14는, 단일 매립 p-n 접합을 갖는 Si LTD에 있어서, H=1.5㎛(좌측 그래프, 펀치-스루를 보임) 및 H=3.5㎛(우측 그래프, 펀치-스루를 보이지 않음)에 대한 -5V에서의 캐리어 순농도(net concentration)를 나타내는 2D 윤곽도이다.
매립 p-n 접합은 이온 주입 또는 에피택시 성장 또는 웨이퍼 본딩에 의하여 형성될 수 있고, 이 모든 것은 CMOS 생산 공정에서 쉽게 사용될 수 있다. 깊은 핑 거를 갖는 LTD(>8㎛)에 있어서, 매립 p-n 접합을 형성하는 바람직한 방법으로서 에피택시를 들 수 있다.
도 6은 횡방향으로 배치된 n+(610) 및 p+(611)의 깊은 트렌치를 갖는 p형 흡수 영역(620) 및 n형 배리어 영역(650)을 갖는 광다이오드 구조를 가지며, p형 기판(600A)을 포함하는 구조(600)체를 도시한다.
도 7 및 8은 수평 표면 PIN 광다이오드 및 금속-반도체-금속 광검출기에 각각 삽입된 유사한 배리어 영역을 도시한다.
특히, 도 7은 횡방향으로 배치된 p+(710) 및 n+(711)의 확산 또는 주입된 핑거를 갖는 p형 흡수 영역(720) 및 n형 배리어 영역(750)을 갖는 광다이오드 구조를 가지며, p형 기판(700A)을 포함하는 구조체(700)를 도시한다.
도 8은 양극(810)과 음극(811)을 포함하는 쇼트키 금속 콘택트 및 n형 배리어 영역(850) 및 p형 흡수 영역(820)을 포함하는 광다이오드 구조를 가지며 p형 기판(800A)을 포함하는 구조체(800)를 도시한다.
도 6 내지 8에서, 이중 p-n 접합 배리어는 도 3 내지 5에 도시된 단일 p-n 배리어와 동일한 목적을 수행한다. 이중 배리어는 느리게 표류하는 캐리어를 저지하는 관점에서 단일 배리어보다 역할을 더 양호하게 수행할 수 있다. 이중 p-n 접합은 단일 이온 주입, 에피택시 성장 또는 웨이퍼 본딩에 의하여 형성될 수 있다. 깊은 트렌치 LTDs에 있어서는, 에피택시가 선호된다. 수평 표면 PINs 또는 금속-반도체-금속 검출기에 있어서는, 이온 주입이 선호된다.
따라서, 본 발명의 제1 실시예는 임플란트(implant) 등을 형성함으로써, 매립 pn 접합을 배리어층으로 제공하고, PN 접합 아래에서 흡수된 느린 캐리어에 대한 전기적 배리어를 형성한다. 이 배리어층은 반드시 느린 캐리어를 신속하게 제거할 필요는 없지만, 그 대신 느린 캐리어가 양극 및 음극 콘택트로 표류하여 상승하는 것을 저지한다.
추가적으로, 이 실시예에서, PN 접합은 종래 기술에서 사용되는 것과 같은 고농도의 도핑 레벨과는 달리 비교적 저농도의 도핑으로 형성될 수 있다. 이것은 상술한 확산 등을 포함하는 종래 기술의 공정 문제를 해결할 것이다.
B. 배리어로서의 버블층
이제 도 9 내지 11을 참조하여 본 발명의 제2 실시예를 설명하면, 느린 캐리어를 저지하고 제거하기 위하여 버블층이 제공된다. 캐리어의 소멸은 버블 및 버블사이에 형성되는 결함에 의하여 도입된 매우 효율적인 재조합 센터를 통하여 달성된다.
도 10은 광다이오드가 매립 버블층(1050) 위쪽에 형성되는 구조를 가지며 기판(1000A)을 포함하는 구조체를 도시한다. 광다이오드 구조는 흡수 영역(1020) 및 교대로 형성된 p+(1010) 와 n+(1011) 핑거를 가진 수평 PIN 검출기이다.
도 9 및 11은 수평 트렌치 검출기 및 금속-반도체-금속 광검출기에 삽입된 유사한 배리어 영역을 각각 도시한다.
특히, 도 9는 광다이오드가 매립 버블층(950) 위쪽에 형성된 구조를 가지며 기판(900A)을 포함하는 구조체를 도시한다. 광다이오드 구조는 흡수 영역(920) 및 교대로 형성된 n+(910) 및 p+(911)의 깊은 트렌치를 가진 수평 트렌치 PIN 검출기 이다.
도 11은 광다이오드가 매립 버블층(1150) 위쪽에 형성된 구조를 가지며 기판(1100A)을 포함하는 구조체(1100)를 도시한다. 광다이오드 구조는 P형 흡수 영역(1120)과, 양극(1110) 및 음극(1111)을 포함하는 쇼트키 금속 콘택트를 갖는 MSM 구조이다. 도시된 바와 같이, 입사광(1200; incident light)은 P형 흡수영역에 흡수되어 버블 영역(1150) 상에 입사하고, 버블 영역(1150)에서 버블에 의하여 산란된다(예를 들어, 산란광(1201)).
도 10으로 돌아가서, 광검출기의 흡수 영역(1020) 아래의 "매립 버블" 영역(1050)은 두 가지 목적을 수행한다.
첫째로, 버블 영역(1050)은 느리게 표류하는 깊은 곳의 캐리어에 대하여 재조합 센터의 역할을 수행한다. 결과적으로, 상부 표면 근처(또는 LTD 구조에 있어서는 트렌치 사이)에서 생성된 고속 캐리어만이 콘택트에서 수집된다. 따라서 대역폭은 SOI 구조의 대역폭과 유사할 것이다.
둘째로, 입사광의 일부는 버블에서 반사되어[예를 들어, 도 11에서 산란광(1201)], 검출기의 액티브(active) 영역을 통하여 되돌아가는데, 이것은 실질 흡수 길이(effective absorption length)를 증가시키고, 양자 효율을 증가시킨다. 버블층에 의한 입사광(1200)의 산란은 도 11에 나타나 있다. 버블은 작고 형태 및 위치가 불규칙적이기 때문에, 버블 미러는 분산적(diffusive)이어서, SOI 구조에서와 같이 양자 효율이 파장의 강한 함수가 되도록 하지 않는다.
바람직하게, 버블층은 우선 기판으로 헬륨을 주입하고, 다음으로 보이드(void) 또는 버블을 형성하도록 기판을 어닐링함으로써 형성된다. 주입 에너지는 매립 버블층의 깊이를 제어한다. 예를 들어, 220keV의 주입 에너지는 웨이퍼 표면 아래 약 1 마이크론의 깊이에 버블층을 위치시킨다. 주입량은 실리콘막에서의 버블의 밀도 및 그 스프레드(spread)를 결정한다. 일반적으로 주입된 헬륨량은 2E16에서 6E16cm-2이다. 보다 바람직하게는, 주입된 헬륨량은 약 1E16cm-2 내지 약 1E17cm-2이다. 어닐링 방법은 노(furnace) 어닐링 또는 고속 열 어닐링(rapid thermal annealing; RTA)을 사용할 수 있다. 어닐링 온도 및 지속 시간은 버블 크기 및 크기 분포를 제어하기 위하여 사용될 수 있다. 일반적인 어닐링 온도는 800℃에서 1050℃이다. 보다 바람직하게는, 어닐링 온도는 약 500℃ 내지 약 1100℃이다. 형성된 보이드는 약 5nm 내지 약 250nm의 크기를 가질 수 있다.
다른 주입 조건 및/또는 어닐링 온도에 의하여 형성되는 버블층의 예는 도 15A-15D에 도시되어 있다.
도 15A는 버블층 및 광검출기 사이의 분리를 나타내고, 도 15B-15D는 버블들사이로 보이는 결함 및 다면 버블(faceted bubble)을 도시한다. 버블층의 특성을 제어하기 위하여, 다른 에너지 레벨의 주입들을 조합하여 사용할 수 있다는 것을 유의하여야 한다. 예를 들어, 180keV의 주입 후에 200keV 주입을 함으로써 형성되는 버블층은 주입 순서가 바뀐 경우에 형성되는 버블층과 다르다(즉, 200keV 주입후에 180keV의 주입을 하는 것과 다름).
이 버블들만이 단지 재조합 센터로 기능하는 것은 아니다. 사실, 버블이 형성되는 동안 생성된 결함(예를 들어, 도 15B 내지 15D를 참조)은 깊은 곳에 위치한 캐리어에 대해 매우 효율적인 재조합 센터의 역할을 수행한다. 또한, 버블의 표면 에서 일어나는 재조합은 캐리어의 수명을 더욱 감소시킨다.
마지막으로, 버블은 산란 센터의 역할을 수행할 수도 있고, 이것은 캐리어의 이동성을 감소시킨다. 도 16(a) 내지 16(c) 및 도 17에 요약된 시뮬레이션 결과는 광다이오드 주파수 응답 및 암 전류가 버블층의 특성에 어떻게 영향을 받는지 보여준다. 시뮬레이션 결과는, 느린 캐리어를 효율적으로 제거하기 위해, 버블층이 공핍 영역의 바깥에 위치해야 하고, 확산 길이 LD(LD=sqrt(D*τ) [여기에서 D=μ*(KT/q)는 캐리어 확산이고, μ는 이동성, T는 온도, q는 전자 전하, 및 τ는 버블층에서의 존속시간]보다 두꺼워야 한다. 시뮬레이션은 버블층이 공핍 영역의 밖에 위치하는 한, 암전류에 아무 영향을 미치지 않음을 보여준다.
버블층에서의 재조합 메카니즘은, 아래에서 설명하는 것처럼 고농도로 도핑된 층의 메카니즘과는 완전히 다르다.
버블층에서의 캐리어 재조합은 버블 사이에 형성된 결함 및 버블에 의하여 반도체 밴드갭내에 도입된 에너지 준위를 통하여 달성된다. 이 에너지 준위(예를 들어 "traps"로도 알려짐)은 밴드 갭의 중앙에 위치할 경우 재조합 센터로 가장 효율적으로 기능한다. 재조합시에 전자 및 홀은 트랩으로 포획되고 트랩으로부터 방출된다. 이 공정은 쇼클리-리드-홀 재조합으로 알려져 있기도 하다.
이 재조합 메카니즘이 실리콘에서 어떻게 효율적일 수 있는지 보여주는 예로서 실리콘 내의 금 실험(gold-in-silicon experiment)이 있다. 금이 실리콘 속으로 도입될 때, 금은 밴드갭 중앙 부근에서 트랩을 생성한다. 금의 농도(gold concentration)에 따라, 캐리어의 수명은 약 2E-7초에서 2E-10초로 감소한다(예를 들어, 1981년 출판된 S.M. Sze, Physics of Semiconductor Devices 2판의 p 35-38참조). 이러한 이유로, 금의 도입은 일반적으로 CMOS회로 제조에서 회피되며, 웨이퍼를 오염시키는 것으로 간주된다. 버블층은 트랩을 도입하고 CMOS 제조와 양립 가능하므로, 매립 버블층을 포함하는 광다이오드와 CMOS회로의 통합이 가능하다.
고농도로 도핑된 층에서, 재조합 공정은 밴드 대 밴드 재조합(band to band recombination)이다. 전도 밴드로부터 원자가 밴드로의 전자의 전이는 광자의 방출(방사 재조합으로 알려짐)에 의하여, 또는 다른 자유전자 또는 홀로의 에너지 전송(오제 재조합(Auger recombination)으로 알려짐)에 의하여 가능하게 된다. 실리콘은 간접 밴드갭 반도체이므로, 실리콘 방사 재조합(silicon radiative recombination)은 무시할 만한 것이다. 따라서 남은 주된 재조합 메카니즘은 오제 재조합이다. 그러나, 오제 재조합은 직접 밴드 간격을 갖는 Ⅲ-Ⅴ 족 반도체에 있어서와는 달리 실리콘에 있어서는 충분하지 않다.
매립 버블층은 헬륨 주입 및 어닐링에 의하여 종래의 벌크 실리콘 웨이퍼에 삽입될 수 있다. 두 공정은 CMOS 제조 공정에 자주 사용된다. 위에 언급된 대로, 버블층은 분산적으로 빛을 반사하는 (크기 및 위치 모두에서) 불규칙적 보이드를 포함하고 따라서 에탈론 효과를 제거할 수 있다. 광자의 파장에 비해 만약 버블이 충분히 적을 경우(예를 들어 직경 20nm), 버블층으로부터 어떠한 빛도 반사되지 않을 것으로 예상된다.
또한, 버블층과 pn 접합이 모두 전체 웨이퍼에 걸쳐 확장될 필요가 없고, 따라서 전체 웨이퍼 위쪽에서 배리어를 생성하기 위하여 블랭킷 주입(blanket implant)이 실시될 필요가 없다. 대신 버블층(또는 pn 접합)은 마스킹된 주입에 의하여 웨이퍼의 특정 영역(예를 들어, 광검출기에 대해 국부적으로)에 제한될 수 있고, 따라서 인접하는 IC에 아무런 영향도 미치지 않는다. 광다이오드 등을 형성할 때, IC는 고려할 필요가 없기 때문에, 이것은 집적(integration) 및 다양한 기능수행의 관점에서 볼 때 SOI 구조보다 우월한 핵심적인 장점이 된다. 그러므로, 집적의 견지에서 본다면 본 발명이 훨씬 우월하다.
예를 들어, 도 18은 배리어 영역(1840)이 광검출기(1820) 아래로 국한된 기판(1800A)을 포함하는 구조(1800; 예를 들어 웨이퍼 또는 칩)를 도시한다. 이러한 구조를 통해 광검출기는 다른 IC(1830)와 선택적으로 제공될 수 있고, 이로 인해 회로 배치 또는 제조에 보다 다양성과 유연성을 제공한다.
또한, 안정성 때문에 주입시 헬륨이 더 선호되지만, 헬륨이 아닌 다른 물질(헬륨 및 수소의 조합을 포함)이 버블층을 생성하기 위하여 사용될 수 있다. 수소는 특정 동작 조건 하에서 단독으로 사용될 수 있다. 수소는 버블의 크기를 제어하는데 유용하다고 알려져 있다.
본 발명은 여러 양호한 실시예에 관하여 설명하고 있지만, 당업자는 첨부된 청구항의 본질 및 범위 내에서 변형하여 실시할 수 있다.
또한, 본 출원의 의도는 중간에 보정되거나 수정되더라도 청구 요소의 모든 등가물을 포함하는 것이다.
본 발명에 의하면, 매립 배리어를 광검출기에 삽입함으로써, 광다이오드에 있어서 느린 캐리어를 효과적으로 저지하거나 제거하며(바람직하게는 전혀 갖지 않음) 에탈론 효과를 제거하는 본 발명 특유의 효과를 달성할 수 있게 됩니다.

Claims (36)

  1. 광검출기;
    상기 광검출기 아래에 형성되는 기판; 및
    상기 기판 위에 형성되는 배리어층(barrier layer) - 상기 배리어층은 버블층을 포함함 -
    을 포함하는 장치.
  2. 제1항에 있어서, 상기 광검출기는 상기 기판 상에 또는 상기 기판 내에 형성되는 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 배리어층은 0.05㎛에서 5㎛의 범위 내의 두께를 갖는 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1항에 있어서, 상기 버블층은 광 생성된 캐리어를 위한 재조합 센터를 포함하는 장치.
  16. 제1항에 있어서, 상기 버블층은 매립 광 산란기를 포함하는 장치.
  17. 제1항에 있어서, 상기 버블층은 5nm 내지 250nm의 크기를 갖는 보이드(void)를 포함하는 장치.
  18. 제1항에 있어서, 상기 버블층은 헬륨 주입 및 어닐링에 의하여 형성된 버블층을 포함하는 장치.
  19. 제1항에 있어서, 상기 버블층은 상기 기판의 일부분 내에서 형성되는 장치.
  20. 광검출기;
    상기 광검출기 아래에 형성되는 기판; 및
    상기 기판 위에 형성되는 배리어층 - 상기 배리어층은 다공성 실리콘막을 포함함 -
    을 포함하는 장치.
  21. 제1항에 있어서, 상기 광검출기는 수평 트렌치 검출기(lateral trench detector)를 포함하는 장치.
  22. 제1항에 있어서, 상기 광검출기는 확산된 핑거 및 주입된 핑거 중 하나를 갖는 PIN 검출기, 또는 금속-반도체-금속 검출기를 포함하는 장치.
  23. 제1항에 있어서, 상기 배리어층은 적어도 부분적으로는 상기 광검출기에 대해 국한된(localized) 장치.
  24. 기판; 및
    상기 기판 위에 형성되는 적어도 하나의 장치 - 상기 적어도 하나의 장치는 광검출기, 및 상기 기판 위에 형성되고 적어도 부분적으로는 상기 광검출기에 대해 국한된 배리어층을 구비하며, 상기 배리어층은 버블층을 포함함 -
    를 포함하는 웨이퍼.
  25. 제24항에 있어서, 상기 배리어층은 광검출기 아래의 일부분 내에서만 형성되는 웨이퍼.
  26. 매립 버블층을 갖는 광다이오드의 제조 방법에 있어서,
    반도체 기판을 제공하는 단계;
    도펀트를 상기 기판에 주입하는 단계;
    버블층을 형성하기 위하여 상기 기판을 어닐링하는 단계; 및
    상기 기판에 광다이오드 장치를 형성하는 단계
    를 포함하는 방법.
  27. 제26항에 있어서, 상기 어닐링 온도는 500°C에서 1100°C의 범위 내에 있는 방법.
  28. 제26항에 있어서, 상기 주입 단계는 1E16cm-2에서 1E17cm-2의 범위의 주입량을 사용하는 방법.
  29. 제26항에 있어서, 상기 도펀트는 헬륨을 포함하는 방법.
  30. 장치 제조 방법에 있어서,
    광검출기를 제공하는 단계;
    상기 광검출기 아래에 기판을 형성하는 단계; 및
    상기 기판 위에 배리어층을 형성하는 단계 - 상기 배리어층은 버블층을 포함함 -
    를 포함하는 방법.
  31. 제30항에 있어서, 배리어층을 형성하는 상기 단계는
    헬륨을 상기 기판에 주입하는 단계; 및
    상기 배리어층을 형성하기 위하여 상기 기판을 어닐링하는 단계를 포함하는 방법.
  32. 삭제
  33. 제30항에 있어서, 상기 배리어층을 형성하는 상기 단계는 이온 주입, 에피택시 성장 및 웨이퍼 본딩 중 적어도 하나를 포함하는 방법.
  34. 제30항에 있어서, 상기 배리어층을 형성하는 상기 단계는 적어도 부분적으로는 상기 광검출기에 대해 국한되는 방법.
  35. 제1 영역으로부터 제2 영역으로 흐르는 캐리어를 저지하는 방법에 있어서,
    상기 제1 및 제2 영역 사이에 상기 제1 영역으로부터 상기 제2 영역으로의 캐리어 흐름을 제거하기 위한 배리어층을 형성하는 단계 - 상기 배리어층은 버블층을 포함함 - 를 포함하는 방법.
  36. 제35항에 있어서, 상기 제1 및 제2 영역 중 적어도 하나는 장치를 포함하는 방법.
KR1020030080971A 2002-12-18 2003-11-17 느린 광 캐리어를 저지하거나 제거하기 위한 배리어층을 갖는 고속 광다이오드 및 상기 광다이오드를 형성하기 위한 방법 KR100558803B1 (ko)

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