KR100548520B1 - method for forming an isolation in a semiconductor device - Google Patents
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Abstract
반도체 장치의 소자 분리막 형성 방법이 개시된다. 패드 산화막 패턴 및 패드 질화막 패턴에 의해 일부분이 노출된 기판을 식각하여 상기 기판에 트렌치를 형성한 후, 상기 패드 질화막 패턴의 표면과 트렌치의 측벽 및 저면에 산화막과 폴리 실리콘막을 형성한다. 그리고, 상기 패드 질화막 패턴의 표면이 노출될 때까지 상기 폴리 실리콘막과 산화막을 차례로 연마한 후, 상기 노출된 패드 질화막 패턴과 패드 산화막 패턴을 차례로 제거한다. 이에 따라, 상기 트렌치 내에 산화막과 폴리 실리콘막이 필링된 구조물을 얻는다. 그리고, 상기 구조물을 갖는 결과물을 열처리하여 상기 구조물의 폴리 실리콘막을 산화시킨다. 여기서, 상기 산화를 실시한 폴리 실리콘막의 경우에는 부피 팽창이 트렌치의 바깥 방향으로 진행된다. 따라서, 트렌치에 가해지는 힘의 균형을 유지할 수 있다.A device isolation film formation method of a semiconductor device is disclosed. After etching the substrate partially exposed by the pad oxide film pattern and the pad nitride film pattern to form a trench in the substrate, an oxide film and a polysilicon film are formed on the surface of the pad nitride film pattern and the sidewalls and bottom of the trench. The polysilicon layer and the oxide layer are polished in sequence until the surface of the pad nitride layer pattern is exposed, and then the exposed pad nitride layer pattern and the pad oxide layer pattern are sequentially removed. As a result, a structure is obtained in which the oxide film and the polysilicon film are filled in the trench. Then, the resultant having the structure is heat-treated to oxidize the polysilicon film of the structure. Here, in the case of the polysilicon film subjected to the oxidation, volume expansion proceeds outward in the trench. Therefore, the force applied to the trench can be balanced.
Description
도 1 및 도 2는 종래의 방법에 의해 형성한 반도체 장치의 소자 분리막을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating an element isolation film of a semiconductor device formed by a conventional method.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 장치의 소자 분리막 형성 방법에 관한 것으로서, 보다 상세하게는 셀로우 트렌치 소자 분리(shallow trench isolation : STI) 구조를 갖는 반도체 장치의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device having a shallow trench isolation (STI) structure.
종래의 소자 분리 구조는 실리콘 부분 산화법(LOCOS)과 같은 열적 필드 산화 공정을 수행함으로서 형성할 수 있다. 실리콘 부분 산화법에 의하면, 선택적 산화를 실시할 때 산화 방지 마스크로 사용되는 질화막의 하부에서 산화막의 측면으로 산소가 침투하면서 필드 산화막의 단부에 버즈 비크(bird's beak)가 빈번하게 발생한다. 이와 같이, 버즈 비크가 발생할 경우에는 상기 버즈 비크에 의해 필드 산화 막의 길이가 액티브 영역으로 확장되기 때문에 상기 액티브 영역의 폭이 감소되는 단점을 갖는다.Conventional device isolation structures can be formed by performing thermal field oxidation processes such as silicon partial oxidation (LOCOS). According to the silicon partial oxidation method, bird's beak frequently occurs at the end of the field oxide film while oxygen penetrates to the side of the oxide film from the lower part of the nitride film used as the anti-oxidation mask during selective oxidation. As described above, when a buzz beak occurs, the width of the active area is reduced because the length of the field oxide film is extended to the active area by the buzz beak.
따라서, 최근의 반도체 장치의 제조에서는 소자 분리막으로서 셀로우 트렌치 소자 분리 구조가 각광을 받고 있다. 상기 셀로우 트렌치 소자 분리 구조를 갖는 소자 분리막에 대한 예는 미합중국 특허 6,140,208호(issued to Agahi, et al.)에 개시되어 있다.Therefore, in recent years in the manufacture of semiconductor devices, a shallow trench element isolation structure is in the spotlight as an element isolation film. An example of an isolation layer having the shallow trench isolation structure is disclosed in US Pat. No. 6,140,208 (issued to Agahi, et al.).
도 1을 참조하면, 상기 트렌치 소자 분리 구조는 즉, 트렌치 소자 분리막은 기판(10)에 형성한 트렌치(12) 내에 산화막(14)이 필링된 구조를 갖는다. 그러나, 도 1에서의 화살표 방향과 같이 트렌치(12)에 압력이 가해지고, 이와 같이 가해진 압력은 트렌치(12)의 하부에 집중하게 된다. 구체적으로, 소스/드레인 전극을 형성할 때 기판에 주입되는 아르젠 입자(B)가 이후에 활성화되면서 기판(10)의 격자에 삽입되어 화살표 방향으로 기판(10)을 더욱 팽창시키는 역할을 하기 때문에 상기 팽창이 트렌치(12)의 하부(A)에 압력으로 가해지는 것이다. 그리고, 트렌치(12) 내에 필링된 산화막(14)을 열처리할 경우 수축이 발생한다. 이와 같이, 발생한 수축은 화살표 방향으로 진행되고, 그 결과 트렌치(12)의 하부(A)에 압력으로 가해지는 것이다.Referring to FIG. 1, the trench isolation structure, that is, the trench isolation layer has a structure in which an
이에 따라, 도 2에 도시된 바와 같이, 트렌치(12)의 하부에서는 디스로케이션(C)이 발생함으로서 트렌치 소자 분리막의 열화를 가져온다. 이와 같이, 상기 트렌치 소자 분리막의 열화는 누설 전류의 증가를 가져오는 원인으로 작용함으로서 반도체 장치의 전기적 신뢰도를 저하시킨다.Accordingly, as shown in FIG. 2, dislocation C is generated under the
본 발명의 목적은 트렌치에 가해지는 압력을 완하시키기 위한 반도체 장치의 트렌치 소자 분리막을 형성하는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a trench isolation layer of a semiconductor device for relieving pressure applied to a trench.
상기 목적을 달성하기 위한 본 발명의 트렌치 소자 분리막의 형성 방법은 기판 상에 패드 산화막 패턴 및 패드 질화막 패턴을 형성하여 상기 기판의 일부분을 노출시키는 단계; 상기 노출된 기판을 식각하여 트렌치를 형성하는 단계; 상기 패드 질화막 패턴의 표면과 트렌치의 측벽 및 저면에 산화막을 형성하는 단계; 상기 산화막 상에 상기 트렌치를 채우도록 폴리 실리콘막을 100 내지 2,000Å의 두께로 형성하는 단계; 상기 폴리 실리콘막이 상기 트렌치 내에만 잔류하도록 상기 패드 질화막 패턴의 표면이 노출될 때까지 상기 폴리 실리콘막과 산화막을 차례로 연마하는 단계; 상기 노출된 패드 질화막 패턴과 패드 산화막 패턴을 차례로 제거하여 상기 트렌치 내에 산화막과 폴리 실리콘막이 필링된 구조물을 형성하는 단계; 및 상기 트렌치 내에 잔류하는 상기 폴리 실리콘막을 열산화 방법에 의해 산화시키는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a trench isolation layer, including forming a pad oxide layer pattern and a pad nitride layer pattern on a substrate to expose a portion of the substrate; Etching the exposed substrate to form a trench; Forming an oxide film on a surface of the pad nitride film pattern and on sidewalls and a bottom of the trench; Forming a polysilicon film to a thickness of 100 to 2,000 kPa to fill the trench on the oxide film; Polishing the polysilicon film and the oxide film in sequence until the surface of the pad nitride film pattern is exposed such that the polysilicon film remains only in the trench; Removing the exposed pad nitride layer pattern and the pad oxide layer pattern in order to form a structure in which the oxide layer and the polysilicon layer are filled in the trench; And oxidizing the polysilicon film remaining in the trench by a thermal oxidation method.
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여기서, 상기 폴리 실리콘막의 두께가 100Å 미만일 경우에는 상기 트렌치를 충분하게 필링시키지 못하기 때문에 바람직하지 않다. 그리고, 상기 폴리 실리콘막 의 두께가 2,000Å을 초과할 경우에는 종래의 트렌치 내에 필링되는 단일막 구조보다 더 두꺼워지기 때문에 바람직하지 않다. 즉, 종래에 트렌치의 필링을 위하여 형성하는 단일막이 두께와 본 발명의 트렌치의 필링을 위하여 형성하는 산화막과 폴리 실리콘막의 두께가 많이 차이가 날 경우에는 바람직하지 않는 것이다. 따라서, 상기 폴리 실리콘막은 100 내지 2,000Å의 두께를 갖도록 형성하는 것이 바람직하다.Here, when the thickness of the polysilicon film is less than 100 GPa, it is not preferable because the trench may not be sufficiently filled. In addition, when the thickness of the polysilicon film exceeds 2,000 kPa, it is not preferable because it becomes thicker than the single film structure filled in the conventional trench. That is, it is not preferable when the thickness of the conventional single film formed for filling the trench and the thickness of the oxide film and the polysilicon film formed for filling the trench of the present invention are significantly different. Therefore, the polysilicon film is preferably formed to have a thickness of 100 to 2,000 kPa.
또한, 상기 열처리를 700℃ 미만의 온도 조건에서 실시할 경우에는 상기 폴리 실리콘막의 산화가 용이하게 진행되지 않기 때문에 바람직하지 않고, 상기 열처리를 1,100℃를 초과하는 온도 조건에서 실시할 경우에는 상기 폴리 실리콘막의 산화를 용이하게 조절하지 못하기 때문에 바람직하지 않다. 따라서, 상기 열처리는 700 내지 1,100℃의 온도 조건에서 실시하는 것이 바람직하다. 이와 같이, 상기 700 내지 1,100℃의 온도 조건에서 열처리를 실시할 경우에는 상기 폴리 실리콘막의 산화는 약 50 내지 500Å의 범위 내에서 이루어진다.When the heat treatment is performed at a temperature of less than 700 ° C., the oxidation of the polysilicon film does not proceed easily. However, when the heat treatment is performed at a temperature condition exceeding 1,100 ° C., the polysilicon may be used. It is not preferable because it does not easily control the oxidation of the film. Therefore, the heat treatment is preferably carried out at a temperature of 700 to 1,100 ℃. As described above, when the heat treatment is performed at the temperature of 700 to 1,100 ° C, the polysilicon film is oxidized in the range of about 50 to 500 kPa.
이와 같이, 본 발명에 의하면 트렌치 소자 분리막의 구성에서 트렌치에 필링시키는 박막의 하나로서 산화를 실시한 폴리 실리콘막을 적용한다. 여기서, 상기 산화를 실시한 폴리 실리콘막의 경우에는 부피 팽창이 트렌치의 바깥 방향으로 진행된다. 따라서, 소스/드레인 전극을 형성할 때 기판에 주입되는 아르젠 입자가 이후에 활성화되면서 기판의 격자에 삽입되어 기판을 팽창시키는 방향과 상기 부피 팽창의 방향이 서로 반대가 되기 때문에 힘의 상쇄가 이루어진다. 이와 같이, 트렌치에 가해지는 힘이 서로 상쇄됨으로서 힘의 균형을 유지할 수 있다. 따라서, 트렌 치의 하부에는 압력이 거의 가해지지 않기 때문에 디스로케이션과 같은 불량이 거의 발생하지 않는다.As described above, according to the present invention, an oxidized polysilicon film is applied as one of the thin films to be filled in the trench in the structure of the trench isolation film. Here, in the case of the polysilicon film subjected to the oxidation, volume expansion proceeds outward in the trench. Therefore, when the source / drain electrodes are formed, the Argen particles injected into the substrate are subsequently activated while being inserted into the lattice of the substrate to inflate the substrate and the direction of the volume expansion becomes opposite to each other. . As such, the forces applied to the trenches cancel each other out so that the balance of the forces can be maintained. Therefore, since little pressure is applied to the lower portion of the trench, defects such as dislocation are hardly generated.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 기판(30) 상에 패드 산화막(32)과 패드 질화막(34)을 순차적으로 형성한다. 이어서, 패드 질화막(34) 상에 포토레지스트막을 형성한 후, 사진 식각 공정을 실시하여 상기 포토레지스트막을 패드 질화막(34)의 일부분으로 노출시키는 포토레지스트 패턴(35)으로 형성한다.Referring to FIG. 3A, the
도 3b를 참조하면, 상기 포토레지스트 패턴(35)을 식각 마스크로 사용하는 식각을 실시하여 노출된 패드 질화막(34)을 제거한다. 아울러, 상기 패드 질화막(34)의 제거에 의해 노출된 패드 산화막(32)을 제거한다. 그리고, 산소 플라즈마를 사용하여 상기 포토레지스트 패턴(35)을 제거한다. 이에 따라, 기판(30) 상에는 기판(30)의 일부분을 노출시키는 패드 질화막 패턴(34a) 및 패드 산화막 패턴(32a)이 형성된다. 이어서, 패드 질화막 패턴(34a)을 식각 마스크로 사용하는 식각을 실시하여 일부분이 노출된 기판(30)을 제거한다. 이에 따라, 기판(30)에는 트렌치(37)가 형성된다.Referring to FIG. 3B, the exposed
도 3c를 참조하면, 상기 패드 질화막 패턴(34a)의 표면과 트렌치(37)의 측벽 및 저면에 산화막(38)을 연속적으로 형성한다. 이때, 산화막(38)은 필링 특성을 고려해야 하기 때문에 주로 플라즈마 증대 산화막(PE-OX)을 선택한다. 이어서, 산화막(38)이 형성된 결과물 상에 폴리 실리콘막(40)을 형성한다. 이때, 폴리 실리콘막(40)은 트렌치(37) 내에 충분하게 필링되도록 형성함과 아울러 산화막(38)의 표면으로부터 약 500Å의 두께를 갖도록 형성한다.Referring to FIG. 3C, an
도 3d 및 도 3e를 참조하면, 상기 폴리 실리콘막(40)과 산화막(38)을 순차적으로 연마한다. 그리고, 상기 연마는 주로 화학기계적 연마에 의해 달성된다. 이때, 상기 연마는 상기 패드 질화막 패턴(34a)의 표면이 노출될 때까지 실시한다. 이에 따라, 상기 연마에 의해 패드 질화막 패턴(34a) 상에 형성된 폴리 실리콘막(40)과 산화막(38)을 제거함으로서 트렌치(37)에만 폴리 실리콘막(40a)과 산화막(38a)이 잔류한다.3D and 3E, the
이어서, 상기 기판(30) 상에 형성되어 있는 패드 질화막 패턴(34a)과 패드 산화막 패턴(32a)을 순차적으로 제거한다. 이에 따라, 상기 기판(30)에는 트렌치(37) 내에 산화막(38a)과 폴리 실리콘막(40a)이 필링된 구조물이 형성된다. 즉, 상기 기판(30)에는 트렌치 소자 분리 구조를 갖는 소자 분리막이 형성되는 것이다.Subsequently, the pad
도 3f를 참조하면, 상기 트렌치(37) 내에 산화막(38a)과 폴리 실리콘막(40a)이 필링된 구조물 즉, 소자 분리막을 갖는 결과물을 열처리한다. 이때, 상기 열처리는 약 800℃의 온도 조건에서 실시한다. 이와 같이, 상기 열처리를 실시함으로서 상기 소자 분리막의 폴리 실리콘막(40a)은 산화가 이루어진다. 즉, 상기 열처리를 실시함으로서 산화가 이루어진 폴리 실리콘막(42)을 얻는다. 이때, 상기 산화는 약 200Å의 범위 내에서 이루어진다. 따라서, 상기 기판(30)에는 트렌치 소자 분리를 갖는 소자 분리막으로서 트렌치(37) 내에 산화막(38a)과 산화가 이루어진 폴리 실리콘막(42)이 필링된 구조물이 형성된다.Referring to FIG. 3F, the resultant structure in which the
그리고, 상기 산화를 실시함으로서 얻을 수 있는 폴리 실리콘막(42)은 화살표 방향과 같이 부피 팽창이 트렌치(37)의 바깥 방향으로 진행된다. 따라서, 트렌치(37) 내에 형성된 산화막(38a)이 수축함으로서 트렌치(37)에 가해지는 압력과 서로 반대가 되기 때문에 힘의 상쇄가 이루어진다. 또한, 소스/드레인 전극을 형성할 때 기판(30)에 주입되는 아르젠 입자가 이후에 활성화되면서 기판(30)의 격자에 삽입되어 기판(30)을 팽창시키는 방향과 상기 부피 팽창의 방향이 서로 반대가 되기 때문에 힘의 상쇄가 이루어진다. In the
이와 같이, 본 발명에 의하면 트렌치 소자 분리막의 구조물로서 산화가 이루어진 폴리 실리콘막을 적용함으로서 트렌치에 가해지는 힘의 균형을 유지할 수 있다. 따라서, 트렌치의 하부에는 압력이 거의 가해지지 않기 때문에 디스로케이션과 같은 불량이 거의 발생하지 않는다. 때문에, 반도체 장치의 전기적 신뢰도를 충분하게 확보할 수 있는 효과가 있다.As described above, according to the present invention, by applying the polysilicon film oxidized as the structure of the trench isolation layer, it is possible to maintain the balance of the force applied to the trench. Therefore, since little pressure is applied to the lower portion of the trench, defects such as dislocation are hardly generated. Therefore, there is an effect that the electrical reliability of the semiconductor device can be sufficiently secured.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the above has been described with reference to the preferred embodiments of the present invention, those skilled in the art will be variously modified and modified within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. It will be appreciated that it can be changed.
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